CN101213748B - 多相分频器 - Google Patents

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Abstract

多相分频器包括以环路连接的多个动态反相器并且环路中的中间节点通过交叉耦接的锁存器变得稳定。时钟输入脉冲启动每个动态反相器的输出并且在交叉耦接的锁存器中导致一个相应的状态变化。多相输出并行地出现在所有锁存器。

Description

多相分频器
技术领域
本发明涉及电子数字电路，尤其涉及多相分频器。
背景技术
在过去，单频、单相数字时钟被用于计算机和各种电子设备。直接或利用锁相环(PLL)和分频器来产生或合成这类时钟是直截了当的，并且该技术已经发展得很好了。
新型处理器和功率转换器正使得多相时钟有了一些新颖的用法，而这通常需要具有均匀分布的相位的两相、三相、四相、以及五相时钟。这些多相时钟可利用振荡器直接产生。Geerjan Joordens和本发明的发明人Wenyi Song在2004年2月19日公开的美国专利申请公开US 2004/0032300 A1中描述了一种多相环形振荡器。
这种多相环形振荡器在一个环形结构中将偶数个交叉耦接晶体管和反相器首尾相连。这些输出相位被分接在各个反相器的输出端。四个这种反相器将产生四相输出。不能使用奇数个反相器，原因是如果那样绕环路的总相移就不是360度了。
一种产生具有等间隔相位的奇数个多相时钟的办法就是使用分频器。这样外部产生的精确基准时钟源可被用来合成多相时钟。在飞利浦Trimedia处理器中用于产生三相时钟的分频器就是一个例子。
数字分频器在计算机和通信电路中被用于利用一个基准振荡器合成各种实用时钟。数字分频器将时钟信号“cki”作为输入并输出一个新的时钟信号“cko”。cko的频率是被整除后的cki的频率。这种分频器能以n分固定分频比或者m分可编程分频比的逻辑来实现。
同步型的分频器和计数器利用一个时钟并行地为所有存储器元件提供时钟。可编程数字分频器可以用有限状态机(FSM)实现，例如利用纸笔或者利用诸如Synopsys Design Compiler的逻辑综合工具。另一种方法是直接数字合成(DDS)，它采用一个由输入cki计时的累加器。在每个输入时钟周期，累加器将固定整数“P”加入其内容中。可选择数字“P”使得在每过“N”个输入时钟周期，累加器就溢出。因此，该溢出输出被用作分频器的输出“cko”。
异步分频器和计数器利用一个时钟来触发链路中的第一触发器，随后，前一级的输出Q被用来对下一级计时。例如，波纹计数器、十进制计数器、以及加减计数器就采用了异步技术。
发明内容
简单的说，本发明的多相分频器实施例包括连接在环路中的多个动态反相器并且环路中的中间节点通过交叉耦接的锁存器变得稳定。
本发明的一个优点是提供了多相数字分频器。
本发明的进一步的优点是提供的多相数字分频器是利用最少的晶体管实现的。
本发明的再进一步的优点是分频器可被扩展为能被任何偶数整数分频。
附图说明
在参考以下对具体实施例尤其是结合附图进行的详细描述，本发明以上或者其它进一步的目的、特征、以及优点将变得明显。
图1是可在多相分频器中作为第一模块的本发明动态反相器实施例的示意图；
图2是可在多相分频器中作为第二模块的本发明nmos交叉锁存器实施例的示意图；
图3是本发明多相分频器实施例的示意图，该分频器用于代表性的4分频的实现；
图4是从图3中的分频器原型实施方式中测量到的各个关键波形的波形图；
图5是本发明动态反相器的实施例的示意图，其中该动态反相器具有pmos和nmos部分并可在简化的多相分频器中作为第三和第四模块；
图6是可在简化的多相分频器中作为第五模块的本发明pmos交叉锁存器实施例的示意图；
图7是本发明简化的多相分频器的实施例的示意图，该分频器以代表性的4分频的方式实现并且对图3所示的电路进行了改进；
图8是从图7中的分频器原型实施方式中测量到的各个关键波形的波形图；以及
图9是本发明的2分频多相分频器实施例的示意图，该分频器具有正交输出(quadrature output)并且仅仅使用了12个晶体管。
具体实施方式
图1表示了本发明动态反相器的实施例，在此由标号100表示。动态反相器100连接在电源线(vdd)和地(gnd)之间，其包括输入端(i)、时钟正输入端(cp)、时钟负输入端(cn)、和输出端(o)。它由4个晶体管构成，四个晶体管为两个pmos型晶体管102和104，两个nmos型晶体管106和108。当时钟“cp”为低，并且其互补信号“cn”为高时，反相器的输出是其输入的互补信号。当时钟“cp”为低而“cn”为高时，反相器的输出呈高阻抗状态。
图2表示了第二模块，即本发明交叉锁存器的实施例，在此由总的标号200表示。交叉锁存器200包括交叉连接的晶体管202和204。两个节点“j”和“k”锁存了互补的信号。
图3表示了本发明的4分频多相分频器实施例，在此由总的标号300表示。它可由图1和图2中所示的两个模块构成，例如动态反相器100和交叉锁存器200。反相器301至308在环路中首尾相连。输入时钟“cp”和“cn”每隔一个反相器就反相一次。四个锁存器310、312、314、和316分别连接以锁存反相器互补对301和305、302和3 06、303和307、304和308的输出。这产生或者初始化了环路的合适状态。多相输出为S1至S4和与其互补的S5至S8。
分频器300可通过改变环路中反相器的数目从而可被任何偶数整数“E”分频来进行调整。环路中反相器总的数目将是2×E，交叉连接的锁存器为E个。对于任何分频比E，所述多相输出总是均匀地分布。
图4表示了从4分频多相分频器400的原型实施方式中测量到的波形。可以看出，输出S1与S5互补，输出S2与S6互补，输出S3与S7互补，输出S4与S8互补。这些相位之间有均匀的90度相移。
可以简化分频器300并且只使用一半的反相器并且仅仅使用“cp”时钟输入。为了达到这个目的，采用了稍微不同的模块。
图5表示了本发明动态反相器实施例，在此由总的标号500表示。动态反相器500具有连接在电源线(vdd)和p输出端(op)之间的pmos存储部分(整个反相器的一半)502，它包括晶体管504和506。它包括p输入(ip)、p时钟输入(cp)。动态反相器500还具有连接在n输出(on)和地(gnd)之间的nmos存储部分(整个反相器的一半)508，它包括晶体管510和512。它还包括n输入(in)、n时钟输入(cn)。
图6表示了第二个模块，即本发明交叉锁存器实施例，在此由总的标号600表示。交叉锁存器600包括交叉连接的晶体管602和604。两个节点jp和kp锁存了互补值。
图7表示了本发明简化的4分频多相分频器实施例，在此由标号700表示。它由图2、5、和6中所示的模块构成，例如nmos交叉锁存器200、pmos存储部分(整个分频器的一半)502、nmos存储部分(整个分频器的一半)508、以及交叉锁存器600。分频器700使用了被分裂成动态pmos存储单元701至704和动态nmos存储单元705至708的四个动态反相器500(图5)。动态pmos存储单元701至704中每一个的输出都连接到随后的动态nmos存储单元705至708的输入，这样就形成了一个回路。pmos存储部分的输出节点被标为p1到p4，而nmos存储部分的输出节点被标为n1到n4。
同样可以实现其它偶数分频法，对于任何偶数“E”，每个分频器需要E个动态反相器、E个nmos交叉锁存器、以及E个pmos交叉锁存器。pmos交叉锁存器与nmos存储部分的输出节点连接，而nmos交叉锁存器与pmos存储部分的输出节点连接。如果节点pj与nmos交叉锁存器的一个节点相连接，那么该交叉锁存器的另一个节点应该与节点p(E-j)相连接。pmos交叉锁存器也如此连接。对于任意输入频率“F”，节点n1到节点nE的输出信号运行于同一频率F/E，而任何相邻的两个节点之间具有相等的相位差(F/E)/2。
图8表示了从简化的4分频多相分频器700的原型实施方式中测量到的波形。可以看出，输出n1到n4的四个相位之间具有均等的90度相移。
图9表示了本发明2分频正交相位输出分频器的实施例，在此由总的标号900表示。它可由仅仅12个晶体管实现。分频器900包括pmos存储单元901和902以及nmos存储单元903和904构成的环路。分频器时钟输入被加载在每个晶体管的“cp”输入端，并且多相输出可由“n1”、“n2”、“p1”、和“p2”获得。pmos交叉锁存器906和nmos交叉锁存器908产生环路中的适当的位状态。
虽然描述并说明了本发明的一些特殊的实施例，但是这不用于限制本发明。毫无疑问，对于本领域技术人员而言修改和变化是明显的，并且本发明仅仅被所附权利要求的范围限制。

Claims (8)

1.一种分频器，其包括：以环形结构首尾相连的多个动态反相器；多个交叉锁存器，其与所述多个动态反相器中连续的两个动态反相器之间的中间节点相连接，并且针对在相对的动态反相器的输出端处的互补位状态的执行而提供；分频器时钟输入端，其并行地与所述多个动态反相器中的每一个连接；以及分频器多相输出端，其从动态反相器的每个输出端并行提供。
2.如权利要求1所述的分频器，进一步包括：第一模块，其中所述多个动态反相器的每一个均由所述第一模块构成，并且所述第一模块包括第一pmos晶体管和第二pmos晶体管以及第一nmos晶体管和第二nmos晶体管，其中第一pmos晶体管的漏极连接至第二pmos晶体管的源极，第一nmos晶体管的漏极连接至第二pmos晶体管的漏极，并且第二nmos晶体管的漏极连接至第一nmos晶体管的源极，该第一模块在所述第二pmos晶体管和所述第一nmos晶体管的接点处具有输出端，所述第一模块具有与所述第一pmos晶体管和所述第二nmos晶体管的栅极相连接的输入端，所述第一模块还具有与所述第二pmos晶体管的栅极相连接的正时钟输入端(cp)、和与所述第一nmos晶体管的栅极相连接的负时钟输入端(cn)。
3.如权利要求1所述的分频器，进一步包括：第二模块，其中所述多个交叉锁存器的每个都是由所述第二模块构成，并且所述第二模块包括交叉耦接的第一nmos晶体管和第二nmos晶体管，所述第一nmos晶体管的栅极与所述第二nmos晶体管的漏极相连，而所述第二nmos晶体管的栅极与所述第一nmos晶体管的漏极相连。
4.如权利要求2所述的分频器，进一步包括：分频器时钟差分输入端“ckip”，其与所述多个动态反相器中的第一个动态反相器的“cp”输入端以及所述多个动态反相器中的第二个动态反相器的“cn”端相连，并且在此之后在多个级对之间转换状态。
5.如权利要求2所述的分频器，进一步包括：分频器时钟差分输入端“ckin”，其与所述多个动态反相器中的第一个动态反相器的“cn”输入端以及所述多个动态反相器中的第二个动态反相器的“cp”端相连，并且在此之后在多个级对之间转换状态。
6.如权利要求1所述的分频器，进一步包括：第三模块pmos存储单元，其中所述多个动态反相器中的第奇数个动态反相器由所述第三模块pmos存储单元构成，并且所述第三模块pmos存储单元包括第一pmos晶体管和第二pmos晶体管，其中第一pmos晶体管的漏极连接至第二pmos晶体管的源极，该第三模块pmos存储单元具有一个“op”输出端，所述第三模块pmos存储单元具有与所述第一pmos晶体管的栅极相连接的一个“ip”输入端、和与所述第二pmos晶体管的栅极相连接的正时钟输入端(cp)；第四模块nmos存储单元，其中所述多个动态反相器中的第偶数个动态反相器由所述第四模块nmos存储单元构成，并且所述第四模块nmos存储单元包括第一nmos晶体管和第二nmos晶体管，其中第二nmos晶体管的漏极连接至第一nmos晶体管的源极，该第四模块nmos存储单元具有一个“on”输出端，所述第四模块nmos存储单元具有与所述第二nmos晶体管的栅极相连接的一个“in”输入端、和与所述第一nmos晶体管的栅极相连接的负时钟输入端(cn)；第五模块，其中所述多个交叉锁存器中的第奇数个锁存器由所述第五模块构成，并且所述第五模块包括与多对所述第三模块pmos存储单元的输出端相连的nmos交叉锁存器；以及第六模块，其中所述多个交叉锁存器中的第偶数个锁存器由所述第六模块构成，并且所述第六模块包括与多对所述第三模块nmos存储单元的输出端相连的pmos交叉锁存器。
7.一种二分频四相分频器，其包括：以环路连接的第一到第四反相器，其中所述第一和第三反相器具有串行连接的第一pmos晶体管和第二pmos晶体管并具有反相器输出端(p1-p2)，而所述第二和第四反相器具有串行连接的第一nmos晶体管和第二nmos晶体管并具有反相器输出端(n1-n2)，并且每个第一pmos晶体管的栅极都连接到对应的前面的反相器输出端(n1-n2)，每个第二nmos晶体管的栅极都连接到对应的前面的反相器输出端(p1-p2)，所有第二pmos晶体管和第一nmos晶体管的栅极都并行地连接到时钟输入端(cp)；nmos交叉锁存器，在每个输入时钟(cp)之后连接用来保持每一个前面的反相器输出端(p1-p2)；以及pmos交叉锁存器，在每个输入时钟(cp)之后连接用来保持每一个前面的反相器输出端(n1-n2)；其中，在每个反相器的输出端(p1，p2，n1，n2)并行地提供了分频器多相输出。
8.一种产生多相信号的方法，包括：以环路布置多个反相器；用一个公共输入时钟对所有所述反相器计时；以及将多个交叉锁存器桥接在所述多个反相器中相对的反相器之间从而执行位初始化和采样保持；其中每个反相器的输出端提供与同级反相器相位均匀分布的多相频率输出。
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