JPH0211049B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電圧制御発振器の発振周波数が、基
準入力信号周波数の整数倍とならない場合の位相
同期発振器に関するものである。

一般的な位相同期発振器は第１図に示す様に、
電圧制御発振器３の出力は、周波数変換回路４に
より、入力端子に入力される基準入力信号と等し
い周波数に変換され、位相比較器１に同時に印加
される。ここで、電圧制御発振器３の出力周波数
が、基準入力信号のそれの整数倍となつていれ
ば、周波数変換回路４は、単純な分周回路によつ
て構成される。位相比較器１は２つの入力信号の
位相差に比例した信号を発生し、ループフイルタ
ー２はこの信号から不用な高周波成分を除去した
制御信号を電圧制御発振器に与え、電圧制御発振
器の周波数を変化させ、位相同期発振器を構成し
ている。

従来の位相同期発振器に於て、出力周波数が、
基準入力周波数の整数倍とならない場合は、周波
数変換回路４を分周回路およびてい倍回路によつ
て構成する方法や、分周比を外部から制御できる
第１の分周回路と、第１の分周回路の分周比を周
期的に変化させるための第２の分周回路を用い、
単位時間当りの出力パルス数が基準入力信号のパ
ルス数と等しくなる様な非等周期分周回路によつ
て構成する方法がある。

しかしながら、前者は、一般に任意のてい倍器
を実現することが極めて困難であるという欠点の
他、構成が複雑で素子数が多く、リアクタンス素
子や遅延素子の様な素子を必要とし、ICとして
一体化しにくい等の欠点を有していた。又、後者
の場合、簡単な非等周期分周回路によつて得られ
る出力信号には非常に大きな不用位相変動が重畳
されるため、所望の位相同期発振器の特性に著し
い制約をあたえる欠点があつた。また、出力信号
の不用な位相変動を小さくするためには、前記第
１の分周回路の分周比を極めて、複雑な周期性を
もたせて変化させる必要があり、そのため、前記
第２の分周回路の分周比も変化させる必要が生
じ、第２の分周回路の分周比を制御するための第
３、第４…の分周回路を必要とするなど、一般に
非常に複雑な混合構成となる欠点を有していた。
さらに、基準入力信号又は電圧制御発振器の出力
周波数がわずかに変つた場合でも、上記の複雑な
回路構成をまつたく作り直す必要があつた。

１例として、出力周波数6312Hz、基準入力周波
数512Hzの場合について述べる。この場合の周波
数変換回路は、256/263を行なう第１の分周器と、
その出力に1/12を行なう第２の分周器により実現
される。ここで、第１の分周器は単位時間の入力
パルス263個に対し、256個の出力パルスを発生す
るもので、具体的には、263個の入力パルスから、
７個（263−256）のパルスを除去する回路であ
る。この場合、連続した７個のパルスを除去する
方法が一般に最も回路構成が簡単になる。

しかしながら、この様にして得られた出力信号
には、極めて大きな位相変動があり、位相同期発
振器の特性に大きな制約をあたえてしまうため、
除去する７個のパルスを263個の入力パルスの中
から、できる限り均等に選び、位相変動を小さく
する必要がある。

第２図は、上記の条件を考慮した前記第１の分
周器の具体的な回路構成図で、入力パルス37個に
つき、１個のパルスを除去する動作を４回、入力
パルス36個につき１個のパルスを除去する動作を
３回行なう場合を示している。1/36又は1/37を行
なう分周器で、1/7分周器４３の出力信号により、
その分周比を変更することができる。４３は、分
周器４１の出力パルスを計数する（1/7分周器）、
４２は分周器４１の出力信号により入力信号中の
パルスを除去するためのゲート（一般には論理回
路）である。いま、分周器４１を分周器４３の出
力が奇数のとき、1/37を、偶数のとき1/36を行な
う様にすれば、入力信号のパルス37個につき１個
のパルスを除去する動作と、同36個から１個のパ
ルスを除去する動作を、７回を周期として交互に
くり返し、単位時間当り、前者を４回、後者を３
回行ない、当初の目的であつた256/263を実現し
ている。

又、本発明は、比較的簡単に構成できる場合を
示したものであり、例えば前例で、254/263を行
なおうとすると、回路構成は、さらに複雑にな
り、特に、第２図の分周器４３を同図の分周器４
１と同様にして1/3分周器と1/4分周器として動作
させる必要が生じさらに複雑化してしまう。

以上説明した様に、従来技術により構成すると
回路構成が複雑で、特殊な分周器を多数必要とす
る。

本発明の目的は単純な分周回路、固定記憶回路
およびゲート回路を用いた簡単な構成により、従
来の欠点を除去し、ICとして一体化することも
容易な位相同期発振器を提供することにある。

本発明は、電圧制御発振器と、前記電圧制御発
振器の出力周波数を、それより低い周波数の基準
入力信号の周波数と前記出力周波数との公約数ま
で分周し、出力パルスに対応するアドレス信号を
発生する分周器と、前記分周器出力によりアドレ
スが決定され、このアドレス信号に対応してあら
かじめ記憶された出力信号を発生する固定記憶回
路と、前記固定記憶回路の出力を一方の入力と
し、前記電圧制御発振器の出力パルスの中から前
記基準入力信号のレベル変移時点に最も近い位置
にあるパルス以外を除去するための論理回路と、
基準入力信号と前記論理回路の出力信号の位相差
に比例した信号を発生する位相比較器と、前記位
相比較器の出力信号から不用な高周波成分を抑圧
し前記電圧制御発振器に制御信号として与えるル
ープフイルターとを有することを特徴とする位相
同期発振器である。

以下、図面を参照して詳細に説明する。第３図
は本発明の一実施例を示すブロツク図であり、第
４図は本発明の動作を説明するための波形図であ
る。第３図に於て、Ａは基準信号の入力端子、３
は発振周波数を外部から制御できる電圧制御発振
器であり、Ｂはその出力端子である。４００は前
記電圧制御発振器の出力周波数を、基準入力信号
周波数と電圧制御発振器３の出力周波数との公約
数まで分周する分周回路で、一般には最大公約数
まで分周できれば良い。５００は前記分周回路４
００の出力がアドレスに接続された固定記憶回路
であり、この出力はゲート回路６００の一方の入
力に接続され、他方の入力には電圧制御発振器３
の出力が接続されている。ゲート回路６００の出
力信号と基準入力信号は、ともに位相比較器１に
加えられ、２つの信号の位相差に比例した信号が
作られ、ループフイルター２によつて不用な高周
波成分が抑圧されて電圧制御発振器の制御信号と
なる。

以上のような構成の本実施例の動作を、従来例
の説明で用いた条件、すなわち、基準入力周波数
が512Hz、出力周波数が6312Hzの場合を例として
説明する。

位相同期発振器が同期している状態では、入力
されるパルス数と、出力パルス数が一定の関係に
あり、本例の場合では、単位時間当り、基準入力
パルスを512個与えられ、出力パルスは6312個発
生する。ここで、本例の場合、基準入力周波数と
出力周波数との間には最大公約数８を有するか
ら、本位相同期発振器は1/8単位時間当り、基準
入力パルスを64個与えられ、出力パルスを789個
発生する位相同期発振器と換言することができ
る。基準入力信号と、出力信号はそれぞれ等間隔
のパルス列であるから、1/8単位時間内に存在す
る64個の基準入力パルスと、789個の出力パルス
間の相対的位相差は一意に決つており、あらかじ
め求めることができる。

そこで1/8単位時間内に存在する789個の出力パ
ルスの中から、基準入力信号の変化点に最も近い
位置に変化点を有するパルスを求め、このパルス
だけを位相比較器１に与えれば、位相比較器１に
与えられる位相変動は最小とすることができる。

出力信号のパルス列から特定のパルスだけを選
択する機構は次のようにして実現される。

まず、基準入力信号の第ｎ番目のパルスの変化
点に時間的に最も近い位置に変化点を有する出力
パルスは、Ｔを入力信号の周期、ｔを出力信号の
周期、ｍを出力パルスの番号とすれば、 mt≦nT≦（ｍ＋１）ｔ ……(1) を満たし、かつ nT−mT≦（ｍ＋１）ｔ−nT ……(2) である場合は、第ｍ番目のパルスとして、また(1)
式の条件と、 nT−mT＞（ｍ＋１）ｔ−nT ……(3) を満たす場合は第ｍ＋１番目のパルスとして求め
ることができる。ここで、入力信号と出力信号の
位相関係は1/8単位時間毎に周期性を有している
から、ｎ、ｍはそれぞれ ０≦ｎ≦63 ……(4) ０≦ｍ≦788 ……(5) の範囲を考えれば十分である。

次に、上記のようにあらかじめ求めた出力パル
スだけを選択するには、前述のように出力信号を
分周し、出力信号の１つ１つに対応したアドレス
信号を発生する分周回路４００と、この分周回路
４００により発生したアドレス信号に応じて出力
信号を発生する固定記憶回路５００を設け、この
固定記憶回路５００の出力信号をゲート回路６０
０に与えて所定のパルスのみを選択的に通過させ
ることにより実現される。

本例の場合、分周回路４００は789個のパルス
に対応したアドレス信号を発生できればよく、し
たがつて、6312Hzを８Hzまで分周する1/789分周
器により実現される。

また、固定記憶回路５００には、前記(1)〜(3)か
ら求めた出力パルスに対応するアドレスの場合の
み論理レベル“１”を記憶し、他のアドレスに対
しては論理レベル“０”を記憶させる。

このようにして得られた固定記憶回路５００は
１／８単位時間当り64回だけ論理レベル“１”を出
力し、他の期間は論理レベル“０”を出力する。
したがつて、この信号をゲート回路６００の一方
の入力とし、他の入力に電圧制御発振器３の出力
信号を加えれば、ゲート回路６００の出力には、
入力信号の変化点に最も近い位置に変化点を有す
る出力パルスだけが選択されて現われることにな
る。この時の、不用位相変動振幅は、電圧制御発
振器の発振周期の1/2以下であることは、いまま
での説明から明らかである。

第４図に於て、電圧制御発振器出力波形８０２
のうち、斜線で示すパルスは、基準入力信号の立
ち上がり点に最も近い立ち上がり点をもつパルス
を示している。又、８０３は上記パルスを選択す
るための固定記憶回路５００の出力を示し、８０
４はゲート回路６００によつて選択されたパルス
を示しており、位相比較器の一方の入力となつて
いる。

以上の説明から明らかな様に、本発明によれ
ば、簡単な回路構成により、位相比較器に加える
電圧制御発振器側の信号の不用位相変動成分を最
小とすることができ、位相同期発振器の特性上の
制約が大きく改善できる効果がある。又、基準入
力信号及び電圧制御発振器の周波数が変更されて
も、新たな周波数に対して前記式(1)乃至(3)から最
も位相変動が小さくなるパルスを求め、対応する
固定記憶回路の内容を変更するだけで、回路構成
を変更する必要がないため、汎用性が高く、か
つ、電圧制御発振器とループフイルターを除く全
ての回路構成品が、論理回路であるため、IC化
が容易であるという効果がある。

【図面の簡単な説明】

第１図、第２図は従来の位相同期発振器を示す
ブロツク図、第３図は本発明による位相同期発振
器の一実施例を示すブロツク図、第４図は第３図
の動作を説明するための波形図である。 １……位相比較器、２……ループフイルター、
３……電圧制御発振器、４……周波数変換回路、
４００……分周回路、５００……固定記憶回路、
６００……ゲート回路、８０１……基準入力信
号、８０２……電圧制御発振器出力、８０３……
固定記憶回路出力、８０４……ゲート回路出力、
Ａ……入力端子、Ｂ……出力端子。

Claims (1)

【特許請求の範囲】
1. １ 電圧制御発振器と、前記電圧制御発振器の出
   力周波数を、それより低い周波数の基準入力信号
   の周波数と前記出力周波数との公約数まで分周
   し、出力パルスに対応するアドレス信号を発生す
   る分周器と、前記分周器出力によりアドレスが決
   定され、このアドレス信号に対応してあらかじめ
   記憶された出力信号を発生する固定記憶回路と、
   前記固定記憶回路の出力を一方の入力とし、前記
   電圧制御発振器の出力を他方の入力とし、前記電
   圧制御発振器の出力パルスの中から前記基準入力
   信号のレベル変移時点に最も近い位置にあるパル
   ス以外を除去するための論理回路と、基準入力信
   号と前記論理回路の出力信号の位相差に比例した
   信号を発生する位相比較器と、前記位相比較器の
   出力信号から不用な高周波成分を抑圧し前記電圧
   制御発振器に制御信号として与えるループフイル
   ターとを有することを特徴とする位相同期発振
   器。