JPH0321119A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0321119A JPH0321119A JP1154543A JP15454389A JPH0321119A JP H0321119 A JPH0321119 A JP H0321119A JP 1154543 A JP1154543 A JP 1154543A JP 15454389 A JP15454389 A JP 15454389A JP H0321119 A JPH0321119 A JP H0321119A
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- Japan
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- signal
- phase
- gate
- fout
- frequency
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- Pending
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- 230000010355 oscillation Effects 0.000 claims abstract description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路および集積回路におけるｐ ｒ．，
Ｌ（位相同期ループ）回路に関する。
Ｌ（位相同期ループ）回路に関する。
従来のＰＬＬ回路は、位相比較器（ｐｃ），ループ・フ
ィルタ（Ｌ Ｐ Ｆ）と電圧制御発振器（ＶＣ○）から
構成され、入力信号に同期した出力信号を発生する回路
である。例えばｒ Ｉ） Ｌ Ｌ（位相同期ループ）応
用回路Ｊ総合電子出版社，１９７７年の第５頁および第
３８頁にＰＬＬの構成が述べられている。
ィルタ（Ｌ Ｐ Ｆ）と電圧制御発振器（ＶＣ○）から
構成され、入力信号に同期した出力信号を発生する回路
である。例えばｒ Ｉ） Ｌ Ｌ（位相同期ループ）応
用回路Ｊ総合電子出版社，１９７７年の第５頁および第
３８頁にＰＬＬの構成が述べられている。
従来のＰＬＬ回路は入力信号ｆ５に位相同期した信号ｆ
Ｑを得ることができるが、このｆ０を，例えばドライバ
で増幅し制御クロソクｆＣｆ．に用いようとすると、ｆ
ｃ．Ｌの位相は一般にｆ，に一致しない。１〜ライバで
の遅延分だけ位相差が生しるからである。
Ｑを得ることができるが、このｆ０を，例えばドライバ
で増幅し制御クロソクｆＣｆ．に用いようとすると、ｆ
ｃ．Ｌの位相は一般にｆ，に一致しない。１〜ライバで
の遅延分だけ位相差が生しるからである。
またｆ０を分周して用いる場合も分周回路の遅延分が含
まれるため，分周クロノクｆ［．Ｋ とｆｓとの位相差
は必ずしも一定に保証されない。
まれるため，分周クロノクｆ［．Ｋ とｆｓとの位相差
は必ずしも一定に保証されない。
本発明の目的は入力信号ｆｓに位相同期した制御クロツ
クｆｃ，あるいは分周クロツクｆｌ．Ｘを出力するＰＬ
Ｌ回路を提供することにある。
クｆｃ，あるいは分周クロツクｆｌ．Ｘを出力するＰＬ
Ｌ回路を提供することにある。
上記目的を達戊するために本発明では、Ｐ Ｌ Ｌ回路
のフィードバックループ内にドライバを押入し、ドライ
バの出力信号ｆｏｕｌ．を直接入力信号ｆ．と比較する
とともに、位相比較器（ｐｃ）の２つの入力端に同一特
性のゲートを各々設け、入力信号ｆ５を通過させるゲー
トの開閉制御はｆ，の分周信号工で行なうこととし、出
力信号ｆＯｕｉを通過させるゲートは常に通過状態（開
制御）とした。
のフィードバックループ内にドライバを押入し、ドライ
バの出力信号ｆｏｕｌ．を直接入力信号ｆ．と比較する
とともに、位相比較器（ｐｃ）の２つの入力端に同一特
性のゲートを各々設け、入力信号ｆ５を通過させるゲー
トの開閉制御はｆ，の分周信号工で行なうこととし、出
力信号ｆＯｕｉを通過させるゲートは常に通過状態（開
制御）とした。
本発明のＰＬＬ回路では１−ライバの出力信号ｆｏｕｌ
を制御クロックｆＣＬとして用いる場合、ｆｃ［．は直
接Ｐ Ｌ Ｌ回路の入力信号ｆｓと位相比較されるので
ｆ。Ｌの位相をｆ３に合わせることができる。また位相
比較器（ｐｃ）の入力端に設けた２つのゲートの一方は
入力信号ｆ８を通過させ、他方は出力信号ｆｏｕｊ．す
なわち制御クロツクｆｃＩ、を通過させる。
を制御クロックｆＣＬとして用いる場合、ｆｃ［．は直
接Ｐ Ｌ Ｌ回路の入力信号ｆｓと位相比較されるので
ｆ。Ｌの位相をｆ３に合わせることができる。また位相
比較器（ｐｃ）の入力端に設けた２つのゲートの一方は
入力信号ｆ８を通過させ、他方は出力信号ｆｏｕｊ．す
なわち制御クロツクｆｃＩ、を通過させる。
一方のゲートの開閉制御を例えばｆ５の上分周２
信号で行なうものとすると、位相比較器（ｐｃ）には入
力信号ｆｓの上分周信号（ただしデューテ２ イ比はｆ，の半分）が参照信号として入力されるので、
ｆｓの上分周信号に位相同期した出力信号２ ｆｏｕｉすなわち分周クロックｆ．Ｋが得られる。この
場合ｆｓとｆｏｕｉは同一特性のゲー１・を通過して位
相比較器（ｐｃ）に入力されるので、結局ｆ．．Ｋの位
相はｆ，の位相に同期させることができる。
力信号ｆｓの上分周信号（ただしデューテ２ イ比はｆ，の半分）が参照信号として入力されるので、
ｆｓの上分周信号に位相同期した出力信号２ ｆｏｕｉすなわち分周クロックｆ．Ｋが得られる。この
場合ｆｓとｆｏｕｉは同一特性のゲー１・を通過して位
相比較器（ｐｃ）に入力されるので、結局ｆ．．Ｋの位
相はｆ，の位相に同期させることができる。
以下、本発明を実施例を用いて詳細に説明する。
？１図は本発明のＰ Ｌ Ｌ回路の構戊を示す図である
。入力信号ｆ５は１／Ｎ分周器１０で１／Ｎ分周された
信号工で制御されるゲートエ１を介して位相比較器（Ｐ
Ｃ）１２に参照信号ｆ。とじて入力される。位相比較器
（ＰＣ）１２の他方にはゲート１３を介して出力信号ｆ
ｏｕｌがフィードバックされ、比較信号ｆ，として入力
される。ｆ．とｆ■の位相比較結果はループフィルタ（
ＬＰＦ）１４を介して電圧制御発振器（ＶＣＯ）１５に
入力され、発振出力信号ｆｖｃｏを得る。ｆＶｃｏは１
／Ｎ分周器１０で１／Ｎ分周された信号ナで制御される
ゲート１６を通過し、ドライバー７で増幅された後、Ｐ
ＬＬ回路の出力信号ｆｏｕｉ．として出力される。
。入力信号ｆ５は１／Ｎ分周器１０で１／Ｎ分周された
信号工で制御されるゲートエ１を介して位相比較器（Ｐ
Ｃ）１２に参照信号ｆ。とじて入力される。位相比較器
（ＰＣ）１２の他方にはゲート１３を介して出力信号ｆ
ｏｕｌがフィードバックされ、比較信号ｆ，として入力
される。ｆ．とｆ■の位相比較結果はループフィルタ（
ＬＰＦ）１４を介して電圧制御発振器（ＶＣＯ）１５に
入力され、発振出力信号ｆｖｃｏを得る。ｆＶｃｏは１
／Ｎ分周器１０で１／Ｎ分周された信号ナで制御される
ゲート１６を通過し、ドライバー７で増幅された後、Ｐ
ＬＬ回路の出力信号ｆｏｕｉ．として出力される。
第２図は第ｔ図のＰＬＬ回路の各信号のタイム１
チヤ−１−を示したものである。入力信号ｆ．はＴ（Ｎ
＝２）分周された信号工によって制御されるゲート１１
を通過すると上分周された参照信号２ ｆ．が得られる。ここでｆ。のデューティ比はｆ．のデ
ューティ比の半分となる。同様に電圧制御発振器？周さ
れた信号ナによって制御されるゲー１〜１６を通過する
ことにより工分濁された出カ信２ 号ｆｏｕｌとなる。ｆｏｕｉのデューティ比はｆｖｃｏ
のデューティ比の半分である。ドライバＤＲ１７で増幅
された出力信号ｆｏｕ＆は制御クロックなどのように大
きな負荷容量１８を暉動することができ、しがも入力信
号ｆｓの位相に同期させることができる。
＝２）分周された信号工によって制御されるゲート１１
を通過すると上分周された参照信号２ ｆ．が得られる。ここでｆ。のデューティ比はｆ．のデ
ューティ比の半分となる。同様に電圧制御発振器？周さ
れた信号ナによって制御されるゲー１〜１６を通過する
ことにより工分濁された出カ信２ 号ｆｏｕｌとなる。ｆｏｕｉのデューティ比はｆｖｃｏ
のデューティ比の半分である。ドライバＤＲ１７で増幅
された出力信号ｆｏｕ＆は制御クロックなどのように大
きな負荷容量１８を暉動することができ、しがも入力信
号ｆｓの位相に同期させることができる。
ｆｏｕｉ．のゲート通過信号ｆ■はｆ５のゲーｉ・通過
信号ｆ。
信号ｆ。
と直接位相比較が行なわれるため、ゲート１１とゲート
王３を同一特性のゲートで構或すれば、結局ｆｏｕｉ．
とｆ，の位相を精度良く合わせることが可能になる。
王３を同一特性のゲートで構或すれば、結局ｆｏｕｉ．
とｆ，の位相を精度良く合わせることが可能になる。
第３図は第１図のＰＬＬ回路におけるゲート制御信号工
の位相を選択的に変えることができるようにしたＰ Ｌ
Ｌ回路の構或を示す図である。選択信号Ｃが１のとき
はｆＢの非反転信号がインバータｌ ２０．２１で選択され、Ｔ分周器２２で分周される。選
択信号ＣがＯのときは、ｆｓの反転信号がインバータ２
２で選択され、上分周される。第２ おいて実線の場合が非反転信号とすると、破線あるいは
車線でハンチングした部分が反転信号の１分周信号にな
る。非反転信号が選択された場２ 合はゲー１〜工６の制御信号ナおよび出力信号ｆｏｕｌ
は実線で示す波形が得られ、反転信号が選択された場合
は破線あるいは斜線でハッチングした波形の制御信号ｔ
および出力信号ｆｏｕｉが得られる。選択信号Ｃにより
入力信号ｆ．に同期した上分周の２ 出力信号ｆｏｕＬの位相を１８００変えられることにな
る。
の位相を選択的に変えることができるようにしたＰ Ｌ
Ｌ回路の構或を示す図である。選択信号Ｃが１のとき
はｆＢの非反転信号がインバータｌ ２０．２１で選択され、Ｔ分周器２２で分周される。選
択信号ＣがＯのときは、ｆｓの反転信号がインバータ２
２で選択され、上分周される。第２ おいて実線の場合が非反転信号とすると、破線あるいは
車線でハンチングした部分が反転信号の１分周信号にな
る。非反転信号が選択された場２ 合はゲー１〜工６の制御信号ナおよび出力信号ｆｏｕｌ
は実線で示す波形が得られ、反転信号が選択された場合
は破線あるいは斜線でハッチングした波形の制御信号ｔ
および出力信号ｆｏｕｉが得られる。選択信号Ｃにより
入力信号ｆ．に同期した上分周の２ 出力信号ｆｏｕＬの位相を１８００変えられることにな
る。
第５図は２つの出力信号のうちどちらか一方の出力信号
を選択して入力信号ｆｓに位相同期させるＰＬＬ回路の
構戒を、第６図はそのタイムチャートを示したものであ
る。選択回路（ＳＥＬ）３０は、選択信号ａ，ｂにより
、ｆ．の分周信号工あるいはＯがトランスミッションス
イッチＳＷ○，ＳＷｌ，ＳＷ２の制御信号工。ｌ ｚ．
， 工２として選択さ１ れる。ＳＷＯの制御信号工として、ｆ５の▼（Ｎ＝２）
分周信号が選択されるとｆ．の上分周信号２ ｆ．が得られる。ただしｆ。のデューティ比はタイム・
５ ・ ・ ６ ・ ？ャートに示すようにｆｓのデューティ比の半分となっ
ている。同様にＳＷＩの制御信号工，によりｆ■には出
力信号ｆｏｕｉ １の工分周信号が選択され、２ 位相比較が行なわれる。ＳＷ２の制御信号工２はＯであ
るため、ＳＷ２はオフとなり、ｆｏｕｉ２は位相比較器
（ＰＣ）１２へはフィードバックされない。
を選択して入力信号ｆｓに位相同期させるＰＬＬ回路の
構戒を、第６図はそのタイムチャートを示したものであ
る。選択回路（ＳＥＬ）３０は、選択信号ａ，ｂにより
、ｆ．の分周信号工あるいはＯがトランスミッションス
イッチＳＷ○，ＳＷｌ，ＳＷ２の制御信号工。ｌ ｚ．
， 工２として選択さ１ れる。ＳＷＯの制御信号工として、ｆ５の▼（Ｎ＝２）
分周信号が選択されるとｆ．の上分周信号２ ｆ．が得られる。ただしｆ。のデューティ比はタイム・
５ ・ ・ ６ ・ ？ャートに示すようにｆｓのデューティ比の半分となっ
ている。同様にＳＷＩの制御信号工，によりｆ■には出
力信号ｆｏｕｉ １の工分周信号が選択され、２ 位相比較が行なわれる。ＳＷ２の制御信号工２はＯであ
るため、ＳＷ２はオフとなり、ｆｏｕｉ２は位相比較器
（ＰＣ）１２へはフィードバックされない。
このＰＬＬ回路では出力信号ｆｏｕＪ−が２個の例を示
したが、一般に複数個の出力信号を設け、適当な一つを
選択して位相同期を行なうことができる。
したが、一般に複数個の出力信号を設け、適当な一つを
選択して位相同期を行なうことができる。
第７図は本発明のＰＬＬ回路４０をｍ個並列化してｍ個
の出力信号ｆｏｕｉ Ｑ■，・・ｆｏｕｉＱｍを発生す
る回路を示す図である。ｒｎ個の各出力信号は信号ｆ，
に位相同期させることができる。第８図はインバータ４
工を用いてｍ個の各出力信号ｆｏｕｆ，Ａ１，・・ｆｏ
ｕえＡｍを発生させる従来回路の例である。
の出力信号ｆｏｕｉ Ｑ■，・・ｆｏｕｉＱｍを発生す
る回路を示す図である。ｒｎ個の各出力信号は信号ｆ，
に位相同期させることができる。第８図はインバータ４
工を用いてｍ個の各出力信号ｆｏｕｆ，Ａ１，・・ｆｏ
ｕえＡｍを発生させる従来回路の例である。
この場合はインバータ４ｌの特性のバラツキや出力信号
の負荷条件により、ｍ個の出力信号間の位相を合わせる
ことは困難である。第７図の本発明のＰＬＬ回路の実施
例では構成素子のハラツキや負荷条件によらない位相の
信号が得られるので設？が容易になる。また精度の高い
制御クロツク等に用いることができる。
の負荷条件により、ｍ個の出力信号間の位相を合わせる
ことは困難である。第７図の本発明のＰＬＬ回路の実施
例では構成素子のハラツキや負荷条件によらない位相の
信号が得られるので設？が容易になる。また精度の高い
制御クロツク等に用いることができる。
第９図は本発明の第３図ＰＬＬ回路５０を用いてＡ／Ｄ
変換器を構成した実施例，第工○図はそのタイムチャ−
１・を示す図である。償号ｆ５に位相同期した上分周信
号ｆｃＬｘ ＋ ｆｃＬｚは選択信号Ｃ，，２ Ｃ２がｌ，○であるため、タイムチャ−１〜に示すよう
に互いに位相が１８０゜ずれている。入力電圧Ｖｉｎは
ｆｃＬｘによってサンプルホールド回路Ｓ／｝１１に取
込まれ、Ａ／Ｄ変換器（Ａ／Ｄ■）５１でディジタル値
Ｄ■に変換されるとともにｆ。．．２によってＳ／Ｈ２
に取込まれ、Ａ／Ｄ２５２でデジタル値Ｄ２に変換され
る。この２つの変換が交互に実行され、マルチプレクサ
ＭＵＸ５３を介してデジタル値Ｄ１，Ｄ，，は出力端Ｄ
に出力される。このＡ ／ Ｉ）変換器の変換速度はＡ
／Ｄ．５１あるいはＡ／Ｄ２５２を単独で用いた場合の
２倍になる。
変換器を構成した実施例，第工○図はそのタイムチャ−
１・を示す図である。償号ｆ５に位相同期した上分周信
号ｆｃＬｘ ＋ ｆｃＬｚは選択信号Ｃ，，２ Ｃ２がｌ，○であるため、タイムチャ−１〜に示すよう
に互いに位相が１８０゜ずれている。入力電圧Ｖｉｎは
ｆｃＬｘによってサンプルホールド回路Ｓ／｝１１に取
込まれ、Ａ／Ｄ変換器（Ａ／Ｄ■）５１でディジタル値
Ｄ■に変換されるとともにｆ。．．２によってＳ／Ｈ２
に取込まれ、Ａ／Ｄ２５２でデジタル値Ｄ２に変換され
る。この２つの変換が交互に実行され、マルチプレクサ
ＭＵＸ５３を介してデジタル値Ｄ１，Ｄ，，は出力端Ｄ
に出力される。このＡ ／ Ｉ）変換器の変換速度はＡ
／Ｄ．５１あるいはＡ／Ｄ２５２を単独で用いた場合の
２倍になる。
本発明のＰＬＬ回路５０を用いると１８０’ずれた時間
精度のよいクロックが得られ、高精度のＡ／Ｄ変換が実
現される。
精度のよいクロックが得られ、高精度のＡ／Ｄ変換が実
現される。
・ ７ ・
・ ８ ・
〔発明の効果〕
本発明によれば位相精度のよい制御クロツクあるいは分
周クロックが得られるＰＬＬ回路を提供できるので、性
能の向上，回路の設計のしやすさ等の効果がある。
周クロックが得られるＰＬＬ回路を提供できるので、性
能の向上，回路の設計のしやすさ等の効果がある。
第工図，第３図，第５図は本発明の実施例のＰＬＬ回路
の構或図，第２図，第４図，沁６図は各タイムチャート
、第７図は本発明のＰＬＬ回路で構威したクロック発生
回路を示す説明図、第８図はインバータで構或した従来
の夕ロック発生回路を示す説明図、第９図は本発明のＰ
ＬＬ回路を用いたＡ／Ｄ変換器の構成説明図、第１０図
はそのタイムチャートである。 １０．２２・・分周器，１１，１３．１６・ゲート回路
、工２・・・位相制御回路、↓４・・・ループフィルタ
、１５・・電圧制御発振器、１７・ ドライバ、２０，
２１，２３．４１ インバータ、３０ 選択回路、４
０，５０・・・Ｐ Ｌ Ｌ回路、５］．・Ａ． ／ Ｄ
変換器、５３・・マルチブレクサ。
の構或図，第２図，第４図，沁６図は各タイムチャート
、第７図は本発明のＰＬＬ回路で構威したクロック発生
回路を示す説明図、第８図はインバータで構或した従来
の夕ロック発生回路を示す説明図、第９図は本発明のＰ
ＬＬ回路を用いたＡ／Ｄ変換器の構成説明図、第１０図
はそのタイムチャートである。 １０．２２・・分周器，１１，１３．１６・ゲート回路
、工２・・・位相制御回路、↓４・・・ループフィルタ
、１５・・電圧制御発振器、１７・ ドライバ、２０，
２１，２３．４１ インバータ、３０ 選択回路、４
０，５０・・・Ｐ Ｌ Ｌ回路、５］．・Ａ． ／ Ｄ
変換器、５３・・マルチブレクサ。
Claims (1)
- １、位相比較器とループフィルタと電圧制御発振器より
成るＰＬＬ回路において、該電圧制御発振器の発振信号
をドライバで増幅して位相比較器に帰還することを特徴
とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154543A JPH0321119A (ja) | 1989-06-19 | 1989-06-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154543A JPH0321119A (ja) | 1989-06-19 | 1989-06-19 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321119A true JPH0321119A (ja) | 1991-01-29 |
Family
ID=15586558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154543A Pending JPH0321119A (ja) | 1989-06-19 | 1989-06-19 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321119A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0993121A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | Ｐｌｌ回路 |
| US6346837B1 (en) | 1997-09-03 | 2002-02-12 | Nec Corporation | Digital delay-locked loop circuit having two kinds of variable delay circuits |
| US6853223B2 (en) | 2002-03-08 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Phase comparator and clock recovery circuit |
-
1989
- 1989-06-19 JP JP1154543A patent/JPH0321119A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0993121A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | Ｐｌｌ回路 |
| US6346837B1 (en) | 1997-09-03 | 2002-02-12 | Nec Corporation | Digital delay-locked loop circuit having two kinds of variable delay circuits |
| US6853223B2 (en) | 2002-03-08 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Phase comparator and clock recovery circuit |
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