JPH0345008A - 同調システム用デジタル制御回路 - Google Patents

同調システム用デジタル制御回路

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JPH0345008A
JPH0345008A JP2177685A JP17768590A JPH0345008A JP H0345008 A JPH0345008 A JP H0345008A JP 2177685 A JP2177685 A JP 2177685A JP 17768590 A JP17768590 A JP 17768590A JP H0345008 A JPH0345008 A JP H0345008A
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ウルリヒ・ジーベン
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クラウス・ヘベルレ
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同調システム用デジタル制御回路に関する。
［従来技術］ 無線周波数信号を受信するための装置には制御装置が具
備され、この制御装置によって周波数変換に必要な局部
発振器が所望の周波数に設定される。基本的には同調ダ
イオードの電圧依存キャバシタンスを用いて広域内のＨ
Ｆ発振器の周波数を変化させている。大部分の場合には
異なる同調電圧でのトラッキングを保証するために制御
機能が対になっている２つ以上の同調ダイオードが同時
に使用される。
最近の装置では同調電圧の手動調整がしだいにデジタル
制御回路に代わり、それによって長期間の安定した正確
な調節と再生が行われるようになっている。このような
装置では電圧あるいは周波数合成法が用いられ、周波数
合成法では位相ロックループを使用して任意の局部発振
周波数を正確に設定することが可能になっている。
米国特許出願第６２５１−２２２−５Ｅ（“ＳＡＡ　　
１２９０、出願人：　ＩＴＴセミコンダクタ、１９８６
年６月公告）明細書では、電圧合成法によって同調電圧
を生成する装置を備えたテレビジョン受信機の同調シス
テムのモノリシック集積デジタル制御回路が記載されて
いる。出力信号はパルス密度変調パルス列（ＰＤＭ信号
）であって、外部のスイッチング装置によって振幅３３
ＶのＰＤＭ信号を生成する。この信号は多段のローパス
フィルタによって平滑にされ、時間不変同調電圧が得ら
れる。従って同調電圧を生成するこの装置は、パルス密
度モジュレータによって記憶されたデータから所望の高
分解能アナログ信号を形成するダイナミックデジタル・
アナログコンバータである。
前記明細書に記載されたこの制御回路は記憶データから
低分解能のアナログ機能制御電圧、たとえば音量や輝度
の制御のための電圧を導出する４つの付加的なダイナミ
ックデジタル・アナログコンバータをさらに具備してい
る。この回路はさらに動作の個々のシーケンスのために
タイミング及び制御ユニットを具備している。異なるア
ドレスでデジタルメモリ中に記憶されたデータはデータ
入力装置を介して、たとえば外部のアクセス可能なデー
タバスによって読み込まれ、引き出され、或いは変更さ
れる。たとえばアドレスは遠隔制御回路によって付勢さ
れる各テレビジョンチャンネル番号である。
ドイツ特許第ＤＥ−Ａ３４２７８５２号（ＵＳＳＮ５１
８１４６及び２２８０４６）明細書には、周波数合成法
、すなわち位相ロックループを用いたテレビジョン受像
機内の同調システムのデジタル制御回路が記載されてい
る。この回路ではまた、ダイナミックデジタル・アナロ
グコンバータによって同調電圧が生成される。この明細
書に記載されている“デジタルマーク／スペース比コン
トローラ′と呼ばれるパルス密度モジュレータは累積カ
ウンタであり、そのカウント入力には加算されるデータ
が与えられ、そのオーバーフロー出力からはＰＤＭ信号
が出力される。オーバーフロー信号は、加算されるデー
タワードと可能なカウント数から形成される数値比に等
しい比で所定の時間内に平均時間で起こる。
［発明の解決しようとする課題］ しかしこのような同調システム内のアナログあるいはデ
ジタルＰＬＬ制御ループには、発振を抑制し同調電圧を
平滑にするために、カットオフ周波数が非常に低いロー
パスフィルタ、或いはある周波数から別の周波数への変
化を緩漫にさせる積分器が必要となる欠点がある。これ
はたとえばテレビジョン受信機でのマルチビクチュア再
生、或いはラジオにおける周波数ダイパーシティ受信装
置におけるような複数の信号源間を、単一チューナが迅
速に切替える場合には不利である。切替え時間が長ずざ
ると一部の情報が失われてしまう。
一方、娯楽電子機器ではコストの面からマルチチューナ
が用いられるなくなる。
本発明は上記の問題を解決し、ある任意の周波数から別
の任意の周波数へ高速に変換させることが可能な同調シ
ステム用のデジタル制御回路を提１＃することを目的と
するものである。
本発明の別の目的は、時定数及び応答時間が短いローパ
スフィルタによって出力を平滑にできる同調電圧を生成
するための高分解能のダイナミックデジタル・アナログ
コンバータを具備するデジタル制御回路を提供すること
にある。
さらに可能な限り多くの機能をすでに存在している素子
によって処理することができる同調システムのためのデ
ジタル制御回路を提供することも本発明の目的である。
これは特にデジタル制御回路がマイクロプログラムシー
ケンスを用いてこの機能を実行することができるプログ
ラム可能なマイクロプロセッサを具備している場合に重
要である。
［課題を解決するための手段］ 上記の目的は特許請求の範囲に記載されているように、
長い時定数を有し積分動作を実行するデジタルローパス
フィルタを各周波数の変化ごとにメモリからの定常状態
値に予め設定することによって遠戚される。
本発明の基本的な利点は、定常状態最終値に可能な限り
近い値にローパスフィルタを予め設定することによって
、フィルタの長い応答時間がダイナミックに減少される
ことにある。さらに発振傾向を損なうことなく応答時間
を短くすることができる利点もある。反対にローパスフ
ィルタの応答時間を無視することができフィルタの構成
にさらに自由度を与えることもできる。上記の利点は以
下の実施例の説明及び図面の簡単な説明でさらに明確と
なる。
［実施例］ 第１図には本発明の基本的な実施例のプロ・ツク図が示
されている。無線周波数同調システム、特にテレビジョ
ン受像機のデジタル制御回路ｌは、データ入力装置８に
よって遠隔制御受信機８ｂから外部的に供給される外部
データバス８ａに接続している。データ入力装置８によ
ってデジタル制御回路１には、別のチャネルに切り替わ
るように動作するかあるいは音量、輝度さ等の機能制御
電圧５ｌｓ２　ｓ３を変える各種のデータが供給される
。このデータによって、選択された位置から実際の内部
データ／命令を読みとるデジタルメモリ装置６が制御さ
れる。このメモリ装置Ｂはランダムアクセスメモリ（Ｒ
ＡＭ）である。機能制御電圧ｓｌ　５２ｓ３は比較的分
解能の低い第１のデジタル・アナログコンバータ（その
３個が第１図に図示されている）３，４．．５によって
供給される。データはノくッファ１８によってデジタル
メモリ装置６からこのデジタル・アナログコンバータに
送られる。　デジタル制御回路ｌ内の中央制御機能は、
すべてのサブ回路の制御命令ｓｔ及びマスタクロックＣ
１を生成するタイミング及び制御ユニット７によって実
行される。デジタル制御回路ｌにはさらに、回路の基本
的な機能部となる同調電圧ｖｔを生成するための装置２
が備えられている。良く知られているように、同調電圧
ｖｔの分解能は０．５Ｖと３３Ｖの間でたとえば１６ビ
ツトと非常に高くなければならない。これは機能制御電
圧を生成するのに必要なコンバータとは全く異なるデジ
タル・アナログコンバータが必要となる。従ってこのよ
うな高分解能のデジタル・アナログコンバータを単調特
性の静的コンバータとして用いることは困難であり、第
２図に原理が示されているようなダイナミックコンバー
タが、デジタル同調データからアナログ平滑フィルタに
よって平滑にされるノくルス密度変調信号（ＰＤＭ信号
）を導出することによって用いられるのが通常である。
高分解能のダイナミックデジタル・アナログコンバータ
内のこのような平滑フィルタは、周波数が変化すると応
答時間が長くなるように、カットオフ周波数の非常に低
いローパスフィルタでなければならない。しかしながら
これは上記の本発明の目的とは矛盾する。
前記のように、同調電圧ｖｔの変化が低速度となる主な
理由はローパスフィルタか、ある・いは周波数合成シス
テム内の位相ロックループの積分器にある。第１図に示
された周波数合成システムには、チューナ２２及び同調
電圧ｖｔを生成するための装置２を具備する位相ロック
ループ１３が備えられている。チューナ２２は概略が第
１図に示されているように電圧制御発振器（ＶＣＯ）１
４を備え、この発振器の制御入力には同調電圧ｖｔが供
給され、出力からは望ましい局部発振周波数の高周波数
の信号ｆＯが与えられる。チューナ２２にはまたＲＦア
ンテナ信号りが供給される。発振器の信号ｆ。はプログ
ラム可能な周波数分割器１５に供給され、この分割器１
５の制御入力にはデジタルメモリ装置６から除数信号ｔ
ｚが供給される。プログラム可能な周波数分割器１５の
出力は位相比較器Ｉ６の信号入力に接続され、この位相
比較器１６の基準入力には固定周波数基準信号ｆｒが供
給される。基準信号ｆｒはたとえばシステムクロックｃ
１から引き出すことができる。除数信号ｔｚはまた整数
でなくても良い。
位相比較器Ｉ６の出力は上方あるいは下方信号を供給し
、デジタル積分器ＩＯの対応する増分／減分入力ｔａｂ
に接続される。デジタル積分器ｌＯからは各々の積分値
、たとえば２進表記の１６デジツトデータ値が第２の高
分解能のデジタル・アナログコンバータ９に供給され、
このコンバータ９の出力からは同調電圧ｖｔが出力され
る。位相ロックループ１３はこのようにして完結してい
る。
デジタル積分器１０は、任意の時間に任意の予め設定可
能な値に予め設定するためのブリセツティング装置１０
ａを備えている点で従来のシステムとは異なっている。
これはデジタルメモリ装置６からデジタル積分器ｌＯに
プリセットデータ値１ｄが送られるｍｌのデータライン
１１によって実行される。
プリセットデータ値１ｄとして選択された値ｊま位相ロ
ックループＩ３が正しい局部周波数にロックされた時の
定常状態積分値Ｉに等しい値である。同調ダイオードの
特性が非線形的であるために、この積分値１は別の計測
段階で決められなければならない。これはたとえば望ま
しいチャンネルの第１のプログラミングの間に実行され
る。定常状態積分値１は第２のデータライン１２を通っ
てデジタルメモリ装置６に送られ、そこで関連する除数
信号ｔｚと共にこのチャンネルのアドレスで記憶される
。
このチャンネルが呼び出されると、記憶された積分値ｉ
がプリセットデータ値ｉｄとして第１のデータライン１
１を通ってデジタル積分器１０のブリセツティング装置
１０ａに送られる。従って位相ロックループ１３は定常
状態に近く、電圧制御発振器（ＶＣＯ）１４の周波数は
ほとんど遅滞なく切り替えられる。必要ならば増分／減
分入力１０ｂにおいてわずかな増分／減分を与えること
によって若干の修正が行われる。
ブリセツティング装置１０ａがないと、最終積分値Ｉは
非常に多くの増分あるいは減分の後にのみ現われる。応
答時間も同調電圧ｖｔの段階の大きさに依存する。第１
及び第２のデータラインＩＬ　１２を結合して単一双方
向データラインにすることができる。
比較的低速の自動的ステーションサーチでは、積分値１
が減分の増分によってのみ変化するために、デジタル積
分器ｌＯのブリセツティングは必要でない。さらに受信
機が第１にプログラム化されるとき、すなわちデジタル
メモリ装置６がまだ任意のプリセットデータ値１ｄを有
しないときは、−船釣に自動ステーションサーチが行わ
れる。
第２のデジタル・アナログコンバータ９は、単調で差動
エラーがＩＬＳＢ　（最下位ビット）より小さな静的コ
ンバータであるのが理想的である。
このようなデジタル・アナログコンバータはアナログ平
滑フィルタがなくとも直接に電圧制御発振Ｗ（ＶＣＯ）
１４を駆動することができる。この場合コンバータは線
状的特性を備えていなくても良い。
第２図はダイナミックデジタル・アナログコンバータ、
すなわち従来のパルス密度モジュレータ２０　　のブロ
ックダイヤグラムであり、基本的に加算器２６．　２７
から構成され、オーバーフロー出力２８ａのみを保持し
ている。たとえば積分値１が２進表記のｍデジットデー
タワードを表わし、それがｍビット加算器２６の第１の
データ入力に送られるとする。この加算器２６のｍビッ
ト出力は累算器２７の入力に接続され、累算器２７の出
力は加算器２６のｍビットの第２の入力に接続されてい
る。パルス密度モジュレータ２０の加算器２８．　２７
はシステムクロックｃ１によってクロックされる。加算
器２Ｇのオーバーフロー出力２６ａからはパルス密度変
１苅信号（ＰＤＭ信号）ｐ（が与えられる。
ｍビット加算器２６に供給されたデータの合計が２進表
記のｍデジットデータ値よりも大きい場合は、常にオー
バーフロー出力２８ａに論理１が与えられる。上述のよ
うに、平均ではこの論理１はビットｍの数によって決ま
る最大データ値に対する与えられた積分値Ｉの比に対応
する程度に頻繁に起こる。複数の直列接続ＬＣセクショ
ンから構成されるローパスフィルタＩ９はＰＤＭ信号ｐ
ｌを滑らかにするように動作する。平滑ローパスフィル
タ１９の出力からは一定の同調電圧ｖｔが与えられる。
平滑ローパスフィルタ１９の時定数はＰＤＭ信号ｐ１の
切間に直接左右される。ダイナミックデジタル・アナロ
グコンバータの分解能が高ければ高いほど、加算器２６
のビットカウントｍも大きくなり、ＰＤＭ信号ｐｉの期
間も長くすることができる。
第３図には第１図に示されたダイナミックデジタル・ア
ナログコンバータの望ましい実施例のブロックずが示さ
れており、これは分解能が高いにしかかわらず、短い時
定数のアナログ平滑フィルタ２５のみを必要とし、さら
に時定数は予めアナログ信号によってプリセットできる
。（２進表記の）ｍデジット積分値ｌは、高位データ部
分１ｈを形成するｎ個の高位ビットと低位データ部分１
１を形成する残りのｍ−ｎ個のビットの２つのデータ部
分に分割される。高位データ部分ｔｈは、（ｎ＋１）ビ
ット加算器２１の第１のデータ入力２１ａのｎ個の端子
に送られ、このｎ＋１個のビットは出力のビットカウン
トに関連している。高位データ部分１ｈの最下位ビット
は第１のデータ入力２１ａのＬＳＢ端子に接続される。
低位データ部分１１は（ｍ−ｎ）ビットパルス密度モジ
ュレータ２３に送られ、このモジュレータのＰＤＭ出力
信号ｐ２は第２のデータ入力２１ｂ　、すなわち（ｎ＋
１）ビット加算器２１のＬＳＢ端子に送られる。高位デ
ータ部分Ｉｈ及びＰＤＭ信号ｐ２の合計は２ｎの最大に
到達することができる。一方２ｎ−１の値のみがｎビッ
トで構成することができ、加算器２１の出力はｎ＋１ビ
ットを有しなければならない。
１６ビツト（ｍ　−１６）積分値Ｉは、６つの高位ビッ
ト（ｎ−６）が静的に処理されまた残りの１０の低位ビ
ット（ｍ−ｎ−１０）が動的に処理されるように、分割
されると有効である。
可能な２°値のすべてがデジタル化される場合は、（ｎ
＋１）ビットデジタル・アナログコンバータ２４が必要
である。このコンバータ２４の出力は、ＰＤＭ信号ｐ２
のパルス反復速度における正確に１つのＬＳＢによって
変動する。このわずかな変動は短い時定数の平滑フィル
タ２５によって容易に除去することができ、滑らかでな
い同調電圧ｖｔ’がリップルのない信号に変えられる。
平滑化は以下の２つのＰＤＭ信号特性によって達成され
る。
１、ＰＤＭ信号ｐ２ではりップラー振幅が１つのＬＳＢ
値の高さと等しく、一方上記文献に記載された平滑にさ
れないＰＤＭ信号のリップル振幅は３３Ｖである。
２、（ｍ−ｎ）ビットパルス密度モジュレータ２３の低
ビツトカウントｍ−ｎのために、このモジュレータによ
って供給される信号の周期はフルビットカウントｍのパ
ルス密度モジュレータによって出力される信号の周期よ
りもはるかに短い。
本発明に従ったこの方法により、粗調整範囲の静的変換
原理と微調整範囲の動的な変換原理を効果的に結合する
高分解能デジタル・アナログコンバータを構成すること
ができる。静的デジタル・アナログコンバータ２４が低
ビツトカウントであり、また簡単な平滑フィルタ２５で
生成される同調電圧を滑らかにするのに必要な時定数が
短いことは特に有利である。粗調整範囲の静的なプリセ
ットによって、平滑フィルタのアナログプリセットが行
われる。
このようなデジタル・アナログコンバータはまた、高速
切り替え同調電圧ｖｔが電圧合成法に従って装置２によ
って生成される同調システムのため＼ のデジタル制御回路ｌで用いることができる。周波数合
成法により、アナログ平滑フィルタ２５の短い時定数が
表わすのは遅延のみであるが、これによって妨害される
ことはない。
第４図には第３図に示された回路構成のサブ回路の望ま
しい実施例が示されている。同調電圧ｖｔの分解能を変
えることなく、第３図に示された（ｎ　＋１）ピットデ
ジタル・アナログコンバータ２４を付加的な分離ＬＳＢ
段２４ｃのみを具備しなければならないｎ−ビットデジ
タル・アナログコンバータで代替させることができる。
この場合高位データ部分ｔｈのｎ（１１のビットはｎ−
ビットデジタル・アナログコンバータ２４ｂの入力に直
接に供給され、一方でＰＤＭ信号ｐ２が分離ＬＳＢ段２
４ｃの入力に与えられる。ｎビットデジタル・アナログ
コンバータ２４ｂの出力は一定の基本値ｉ「であり、こ
れは加算器２８の第１の入力に供給される。
分離したＬＳＢ段２４ｃの出力からは正しい振幅のＰＤ
Ｍ信号ｐ２°が与えられ、これはアナログ加算器２８の
第２の入力に供給される。ＰＤＭ信号ｐ２の振幅はパル
ス密度モジュレータ２３によって供給される信号のレベ
ルとは関係なく、ＬＳＢレベルに等しい。アナログ加算
器２８の出力は第３図に示された平滑にされていない同
調電圧ｖｔ’に正確に対応している。
第５図には第３図あるいは第４図に示された回路の動作
がいくつかの代表的な信号波形によって示されている。
簡略化のために２進表記でｍ−４及びｍ−２と仮定する
。与えられた積分値１は十進法の１３に等しい２進数１
１０１であると考えられる。従って高位桁データ部分＋
ｈは２進数１１（十進法では３）から溝底され、低位デ
ータ部分１１は２進数０１（十進法で１）から構成され
ることになる。
第５ａ図に示された波形はシステムクロックｃ１であり
、マーク／スペース比は１：１である。
第５ｂ図に示された波形は（ｍ−ｎ）ビットパルス密度
モジュレータ２３のＰＤＭ信号ｐ２である。
上記の実施例ではこのモジュレータのビットカウントが
２、すなわちｍ−ｎ−２であり、それ故４つの位置が識
別できる。時間１−０においては、パルス密度モジュレ
ータ２３のカウントは２進数０１（十進法で１）と仮定
される。従って第３のクロックパルスｔ３でオーバーフ
ローが生じ、ＰＤＭ信号ｐ２内に論理１として現われる
。このオーバーフローは４クロツクパルスごとに現われ
るが、これは可能な個々のステップ数、すなわちこの実
施例では４に対する与えられたデータ値、すなわち十進
法の１の比に相当する。
第５ｃ図に示されたダイヤグラムは十進法値３の一定の
基本値Ｉ「を示す。この一定の基本値ｌ「は第３図に示
された回路構成には実際の信号としては存在しないが、
高位データ部分１ｈからの中間心理段階として、あるい
は直接第４図に示された構成からの信号として後続する
。
第５ｄ図に示された波形は第３図及び第４図に示された
平滑にされていない同調信号ｖｔ″であり、これは一定
の基本的な値Ｉ「及び正しい振幅のＰＤＭ信号ｐ２’の
結合である。一定の基本的な値ｉ「及び正しい振幅のＰ
ＤＭ信号ｐ２′は、第４図の場合にのみ実際の信号とし
て得られる。時点ｔ３．１７においては、平滑にされて
いない同調電圧ｖｔ″は１つのＬＳＢ値によって十進法
での３から十進法での４に変化する。これは４クロツク
パルスごとに反復される。−点鎖線で示されている同調
電圧ｖｔが十進法の３より上の（ＬＳＢ）／４となるよ
うに、事情化には計算手段が関与している。
第５ｄ図の左側にはデジタル・アナログコンバータ２４
，２４ａの出力値がＬＳＢユニット内の座標値として示
されている。右側の座標では、第３図あるいは第４図に
示されたコンバータのすべての出力値が分離下ステップ
Ｏから１５へ連続的に番号が付けられる。第５ｄ図では
、Ｍ３図及び第４図に示されている平滑にされていない
同調電圧ｖｔが、−時的に同調電圧の最大値（十進法の
１５に対応する）よりも大きな値をとることがある。
本発明の望ましい実施例では、デジタル制御回路１は累
なる同調電圧を生成する複数の装置２を備えている。こ
れによって、異なる同調データがデジタルメモリ装置Ｂ
内の通常のアドレスで記憶される対でない同調ダイオー
ドを用いることができる。次に各デジタル積分器１ｏ或
いはデジタルローパスフィルタでは、各プリセットデー
タ値１ｄが同一のアドレスでご記憶されなければならな
い。
数多くの異なる応用要求に答えるために、プログラム可
能なマイクロプロセッサ２９を具備するデジタル制御回
路１内のタイミング及び＄り御ユニット７が設けられ、
このマイクロプロセッサ２９はたとえばテレビ信号の多
重チャンネルを受信する期間中受信されたチャンネルの
周期的な切替えを制御できる利点がある。そしてチャネ
ル数、再生シーケンス、ドウエル時間、あるいは周期の
ような必要なデータをデータ入力装置を通してプログラ
ムとして導入することができる。プログラムを用いるこ
とで単一デジタル制御回路１によって広い範囲の応用が
可能となり、特に家庭用電子装置においては非常に経済
的である。
デジタル機能ユニットを多重化して動作させることも可
能である。さらに有利なのは、このような機能ユニット
がハードウェア回路ではなくソフトウェアで、特に第１
図に示されたデジタル制御回路ｌにすでにマイクロプロ
セッサ２９が存在する場合は、マイクロプログラムとし
て実行されることである。このようなマイクロプロセッ
サの計算速度は通常とても速く、このような機能をいつ
でも実行できる。そしてデジタル積分器ＩＯ及び第１及
び第２のデータライン１１．１２は、たとえばメモリと
演算論理ユニット（Ａ　Ｌ　Ｕ）間のマイクロプロセッ
サ内のデータを伝送するマイクロプログラムとしてのみ
存在する。次にプロセットデータ値がＡＬＵに書き込ま
れる。同様にして加算器２１及びパルス密度モジュレー
タ２３がマイクロプログラムシーケンスとして実行され
る。
従って多数の同調電圧ｖｔを生成しなければならない場
合でも必要な回路構成量は小さくすることができる。そ
して機能ユニットはデジタル−・アナログコンバータ９
　、２４．２４ａの出力段を除いては、ｉｌｔに存在し
ているかあるいはソフトウェアで実際に実行される。
【図面の簡単な説明】
第１図は本発明によるデジタル制御回路の一実施例のブ
ロック図である。第２図は従来のパルス密度モジュレー
タを示す。第３図は静的変換原理とダイナミック変換原
理を結合する第１図に示された高分解能のデジタル・ア
ナログコンバータの望ましい実施例のブロック図である
。第４図は第３図に示された回路構成のサブ回路の望ま
しい実施例を示す。第５図は第３図あるいは第４図に示
された回路構成のいくつかの基本的な信号波形を示す。 １・・・デジタル制御回路、６・−・デジタルメモリ装
置、７・・・タイミング及び制御ユニット、８・・・デ
ータ入力装置、９．２４・・・デジタル・アナログコン
バータ、ｌＯ・・・デジタル積分器、１３・・・位相ロ
ックループ、１４・・・電圧制御発振器、１５・・・周
波数分割器、１６・・・位相比較器、１９・・・ローパ
スフィルタ。

Claims (10)

    【特許請求の範囲】
  1. （１）同調電圧を生成するための装置と、 ２つ以上の機能制御電圧を発生するための２以上の第１
    のデジタル・アナログコンバータと、同調電圧及び機能
    制御電圧のためのデータを記憶するデジタルメモリ装置
    と、 タイミング及び制御ユニットと、 データ入力装置とを具備する同調システム用のデジタル
    制御回路において、 同調電圧を生成するための装置は、デジタル積分器の各
    積分値によって制御され同調電圧を与える第２のデジタ
    ル・アナログコンバータを備えており、 デジタル積分器は、第１のデータラインを通してデジタ
    ルメモリ装置からデータを供給されるプリセット装置を
    備え、 各プリセットデータ値及び関連する同調電圧のデータは
    同じアドレスで記憶され、プリセットデータ値は前記同
    調電圧における定常状態積分値に等しく、 積分値はまた第２のデータラインを通してデジタルメモ
    リ装置にも書き込むことができ、そこで関連する同調電
    圧と同じアドレスで記憶され、この積分値は呼び出され
    たときプリセットデータ値として機能し、 デジタル積分器のプリセットは同調電圧の各々の選択的
    な変化で生じることを特徴とする同調システム用デジタ
    ル制御回路。
  2. （２）同調電圧を生成するための装置が、高周波局部発
    振器として動作する電圧制御発振器（ＶＣＯ）と、プロ
    グラム可能な周波数分割器と、基準入力に固定周波数基
    準信号が与えられる位相比較器と、増分／減分入力が位
    相比較器の出力に接続されたデジタル積分器と、及び出
    力がＶＣＯの制御入力に接続されている第２のデジタル
    ・アナログコンバータとを縦続的に具備している位相ロ
    ックループ（ＰＬＬ）を備えた周波数合成システムであ
    ることを特徴とする特許請求の範囲第１項記載の同調シ
    ステム用デジタル制御回路。
  3. （３）第２のデジタル・アナログコンバータが静的変換
    粗調整部分と動的変換密調整部分に分割され、 積分値がｍデジット２進数としてエンコードされ、 積分値のｎビット高位桁データ部分が加算器の第１のデ
    ータ入力のｎ個の最下位桁端子に与えられ、 積分値の残りの（ｍ−ｎ）ビット低位データ部分は一定
    のシステムクロックによって切り替えられるパルス密度
    モジュレータのデータ入力に与えられ、 パルス密度モジュレータの出力は、（ｎ＋１）ビット出
    力が静的（ｎ＋１）ビットデジタル・アナログコンバー
    タの入力に接続されている加算器の第２のデータ入力の
    最下位桁ビット（ＬＳＢ）端子に与えられ、 （ｎ＋１）ビットデジタル・アナログコンバータの出力
    信号は短い時定数のアナログローパスフィルタによって
    平滑にされて２＾ｍ−１段階の分解能を有する同調電圧
    を形成している特許請求の範囲第２項に記載のデジタル
    制御回路。
  4. （４）同調電圧がサーチ同調中変化するときにデジタル
    積分器のプリセッテイングが禁止され、また積分値が増
    分／減分入力を通して与えられる固定増分あるいは減分
    によってのみ変化される特許請求の範囲第２項記載のデ
    ジタル制御回路。
  5. （５）異なる同調電圧を生成するための複数の装置を具
    備し、対でない同調ダイオードの動作の異なる同調デー
    タ及び関連するプリセットデータ値が共通のアドレスで
    記憶される特許請求の範囲第１項記載のデジタル制御回
    路。
  6. （６）デジタル制御回路がマルチチャンネル受信及び同
    時マルチビクチュア表示中テレビジョン受信機のチャン
    ネルを切り替えるように動作し、受信チャンネルの周期
    的なスイッチングが、データ入力装置からチャンネル数
    、シーケンス、ドウエル時間あるいは周期のような必要
    なデータが与えられるタイミング及び制御ユニットによ
    って制御される特許請求の範囲第１項記載のデジタル制
    御回路。
  7. （７）タイミング及び制御ユニットはデータ入力装置を
    介してプログラム可能で制御可能なマイクロプロセッサ
    を具備し、デジタル積分器及び第１と第２のデータライ
    ンがソフトウェアで構成されている特許請求の範囲第１
    項記載のデジタル制御回路。
  8. （８）加算器及びパルス密度モジュレータがソフトウェ
    アで構成されている特許請求の範囲第７項記載のデジタ
    ル制御回路。
  9. （９）パルス密度モジュレータが、（ｍ−ｎ）ビットデ
    ータ入力が低位桁データ部分で与えられオーバーフロー
    信号がパルス密度変調信号（ＰＤＭ信号）として加算器
    の第２のデータ入力のＬＳＢ端子に与えられるオーバー
    フロー出力を備えた（ｍ−ｎ）ビットカウンタである特
    許請求の範囲第３項記載のデジタル制御回路。
  10. （１０）ｎビット高位桁データ部分が静的ｎビットデジ
    タル・アナログコンバータのデータ入力に接続され、 パルス密度モジュレータの出力信号は静的ｎビットデジ
    タル・アナログコンバータの分離した最下位桁（ＬＳＢ
    ）段に供給され、 ｎビットデジタル・アナログコンバータだけの出力およ
    び分離した最下位桁（ＬＳＢ）段の出力はそれぞれアナ
    ログ加算器の入力に接続され、このアナログ加算器の出
    力信号は平滑にされていない同調電圧である特許請求の
    範囲第３項記載のデジタル制御回路。
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