CN1035223C - 过取样噪声转移装置 - Google Patents
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Abstract
一种过取样噪声转移装置，适用于数字模拟转换装置中，用以半脉码调制信号(PCM)转变成脉宽调制信号(PCM)，利用复数移位寄存器，并配合较过取样频率高的脉冲信号，通过简化高阶过取样噪声转移装置及布局的复杂度，可使信号与噪声比(S/N)达104dB以上，实现高阶的过取样噪声转移装置。
Description
本发明是关于一种数字模拟信号的转换装置，特别是关于一种过取样噪声转移装置。
如图1所示，为一过取样噪声转移装置的信号转换图示，过取样(Oversampling)噪声转移装置1适用于一数字模拟转换器内，用以将脉码调制信号2(PCM)转变成脉宽调制信号3(PDM)(pulsedensity modulation)输出，而脉宽调制信号3再经滤波器(未图示)滤波后，即可得一模拟信号输出，请参照图2，其是显示一高阶过取样噪声转移装置的方框图示，其阶数为K，其中A1，A2……AK为前回路系数，B1，B2……BK为后回路系数，特定的回路系数可得特定的调制特性，此图是以Z转换(Z-tramsform)表之，方块4所示之(Z-1/1-Z-1)相当于一个积分电路，而状态变数SV1、SV2……SVK为此等方块4所输出的变数值，而状态变数SV1、SV2……SVK与相对应的前回路系数A1、A2……AK经乘法器6相乘后于加法器7累加，再以单位元化电路8等量化(Quantize)后，输出信号Y(Z)，同时，亦以负回授至加法器9，与状态变数SV1、SV2……SVK和相对应的后回路系数B1、B2……BK经乘法器5相乘后于加法器7′累加的值相加，此时，亦将输入信号X(Z)取样相加，因回路补偿之故，使Y信号与X信号依然十分类似。
熟知的过取样噪声转移装置的电路多集中于采用两阶串接的方法，因为采用高阶系数回路的方法其装置将十分复杂而困难。
本发明的目的是为了解决上述存在的问题利用移位寄存器来简化装置及布局的复杂度，使高阶的过取样噪声转移装置在应用上为之可行。
本发明提供的一种过取样噪声转移装置，其具有一自然数的阶数，是根据复数时钟信号，用以将脉码调制信号转换成脉宽调制信号，所述时钟信号分为前回路周期和后回路周期，该过取样噪声转移装置包括：
一系数移位寄存装置，用于储存与该自然数同数量的复数前回路系数和与该自然数同数量的复数后回路系数，于该前回路周期内，根据所述时钟信号依序将所述前回路系数从其一输出端输出，于该后回路周期内，根据所述时钟信号依序将该等后回路系数从其所述输出端输出；
一变数移位寄存装置，用于储存与该自然数同数量的复数状态变数，于该前回路周期内，根据所述时钟信号依序将与所述前回路系数相对应的所述状态变数从其一输出端输出，于该后回路周期内，根据所述时钟信号依序将与所述后回路系数相对应的所述状态变数从其所述输出端输出；
一乘法器，耦合于该系数移位寄存装置的该输出端，以及耦合于该变数移位寄存装置的该输出端上，用以依序将所述回路系数和相对应的所述状态变数相乘，得一乘积值并从其一输出端输至；
一累加器，耦合至该乘法器的该输出端，是根据所述时钟信号依序将该乘法器输出的该乘积值累加成累加值，于该前回路周期后取该累加值的一正负位元信号送至该累加器的一输出端输出；
一正负溢位装置，耦合至该累加器上，用以将该累加器的该输出端输出的该正负位元信号锁定成该脉宽调制信号输出，并于该后回路周期内所具有的第一个该时钟信号时间内，根据该正负元信号决定一第一参考值和一第二参考值中之一者耦合至该累加器上做累加；
一多元加法器，耦合至该变数移位寄存装置的该输出端、该累加器以及用以接收该脉码调制信号，是于该后回路周期内，依序更新所述状态变数，并于该后回路周期所具有的一最末该时钟信号的时间内，接收该脉码调制信号。
为使本发明的上述目的、特征和优点能更明显易懂，特举一较佳实施例，并配合附图，作详细说明如下：
附图简要说明：
图1是现有技术中的一过取样噪声转移装置的信号转移示意图；
图2是现有技术中的一高阶过取样噪声转移装置的方框图；
图3是本发明的过取样噪声转移装置一较佳实施例的电路图；以及
图4是本发明的过取样噪声转移装置中，相位解码器的输出信号时序图。
请参照图3，为本发明的过取样噪声转移装置一较佳实施倒的电路图，是以四阶(K＝4)的回路为例，另外，并配合图4的时序图来说明。
其中Xin(fsys)为输入数据总线，为一脉码调制信号(PCM)，其过取样频率(oversampling rate)为fsys，而CLK为时钟信号，如图4所示，相位0到相位3为前回路周期，相位4至相位7为后回路周期，而相位0至相位7为一个取样数据的处理周期，所以CLK的频率为fsys的8倍(亦即2K倍，因本例是四阶的回路，故为8倍)，而本发明的过取样噪声信转移装置包括下列各装置：
(1)系数移位寄存装置10：储存有四个(K＝4)前回路系数A1，A2，A3，A4和四个(K＝4)后回路系数B1，B2，B3，B4；于前回路周期内，根据相位0至相位3时钟信号CLK的顺序，依序将A4，A3，A2，A1送至系数移位寄存装置10的输出端输出；于后回路周期内，根据相位4至相位7时钟信号CLK的顺序，依序将B4，B3，B2，B1由系数移位寄存装置10的输出端输出。
(2)变数移位寄存装置20：储存有四个(K＝4)状态变数SV1，SV2，SV3，SV4；于前回路周期内，根据相位0至相位3时钟信号CLK的顺序，依序将SV4，SV3，SV2，SV1送至变数移位寄存装置20的输出端输出；于后回路周期内，根据相位4至相位7时钟信号CLK的顺序，依序将SV4，SV3，SV2，SV1送至变数移位寄存装置20的输出端输出。
(3)乘法器30：用以耦接于系数移位寄存装置10的输出端和变数移位寄存装置20的输出端，用以将由此二输出端输出的系数和状态变数相乘后，得一乘积值送至乘法器30的输出端输出，如相位0时，此乘积值为A4×SV4，相位1为A3×SV3，相位2为A2×SV2，相位3为A1×SV1，相位4为B4×SV4，相位5为B3×SV3，相位6为B2×SV2，相位7为B1×SV1。
(4)累加器40：耦合至乘法器30的输出端，根据时钟信号CLK依序将乘法器30输出的乘积值累加成一累加值，并取累加值的正负位元信号sign_bit并从其输出端输出。
(5)正负溢位装置50：耦合于累加器40上，用以接收累加器40的输出端输出的正负位元信号sign_bit，并于相位4，将其锁定成脉宽调制信号Yout(fsys)输出，并于后回路周期内所具有的第一个时钟信号(亦即相位K，本例为相位4)的时间内，根据正负位元信号sign_bit决定第一参考值-ref或第二参考值+ref中的一者输出，回授送至累加器40内做累加，若sign_bit＝“0”则以第一参考值-ref送至累加器40，若sign_bit＝“1”则以第二参考值+ref送至累加器40，本实施例中以256为ref的值。
(6)多元加法器60：耦合至变数移位装置20的输出端和累加器40用以接收脉码调制信号输入Xin(fsys)，是于后回路周期内，依序更新变数移位寄存器20内的状态变数SV4，SV3，SV2，如于相位4完成后，更新SV4＝SV4+SV3，相位5完成后更新SV3＝SV3+SV2，相位6更新SV2＝SV2+sv1，而于后回路周期具有的最末时钟信号(亦即相位2K-1时，本例系指相位7)的时间内，接收累加器40的累加值，并与Xin(fsys)和SV1相加，于相位7完成后，更新成状态变数SV1。
另外，尚需包括一个相位解码器70，是根据时钟信号CLK产生上述各装置所需如图4所示的控制信号S0，S4，S7，S47，并根据一读写系数控制信号wr-para(如下详述)对相位解码器70做重置(reset)。
上述各装置的详细电路如下述：
系数移位寄存装置10包括：一多工器12和8个(＝2K)移位寄存器14，信号wr-para是电路在启动时载入系数的控制信号，当wr-para＝“1”时，系数A4，A3，A2，A1，B4，B3，B2，B1依序由Xin-(fsys)输入端经多工器12载入移位寄存器14内，当wr-para＝“0”时，多工器12使移位寄存器14接成环状，系数A4，A3，A2，A1，B4，B3，B2，B1便根据时钟信号CLK，以8个时钟为一周期不断地循环移位，同时wr-para由“1”变成“0”后所对应的第一个时钟信号为相位0，此后开始相位0至相位7的8个相位的周期，其中相位0至相位3为前回路周期，相位4至相位7为后回路周期，而移位寄存器14根据时钟信号在相位0时，将A4送至输出端，相位1时所有系数向右移位使A3送至输出端，而A4则经多工器12回存至左端的移位寄存器14，同理，相位2时是A2送至输出端，A3经多工器12回存至左端的移位寄存器14内，故以此类推，系数A4～A1和B4～B1依序以8个时钟信号CLK送至输出端输出，而第3图所示为相位0的排列序。
另外，变数移位寄存装置20包括：一多工器22及4个(＝K)移位寄存器24，多工器22是根据控制信号S47，使移位寄存器24在前回路周期时成一环状循环移位，于相位0时，将SV4送至输出端，相位1时，所有状态变数向右移位，使SV3送至输出端，而SV4则经多工器22储存回左端的移位寄存器24内，同理，相位2时是SC2送至输出端，SV3经多工器22回存至左端的移位寄存器24内，故以此类推，状态变数SV4～SV1依序在4个时钟信号CLK送至输出端输出，而图3所示为相位0时的排列序，而于后回路周期时，状态变数仍依SV4，SV3，SV2，SV1的顺序送至输出端输出，与前回路周期回路不同的是，状态变数回存至左端的移位寄存器时，是经多元加法器60更新，更新后的SV4＝SV4+SV3，SV3＝SV3+SV2，SV2＝SV2+SV1，而SV1则是将累加器40的累加值加上SV1及Xin(fsys)的值，此更新运作待下文详述。
再者，累加器40包括：一加法器42和一寄存器44，加法器42是用以将乘法器30的乘积值累加后，储存至寄存器44，并根据时钟信号CLK，于前回路周期(亦即相位0主相位3)内的累加值，亦即A4×SV4+A3×SV3+A2×SV2+A1×SV1的累加值送至输出端sum_ab，并取累加值的正负位元信号sign_bit送至正负溢位装置50，如为正值则sign_bit＝“0”，若为负值则signbit＝“1”，同时加法器42的累加值亦送至多元加法器60上。
另外，正负溢位装置50包括多工器54，56，58和锁存器52，锁存器52是用以将累加器40输出的正负位元信号sign_bit于相位4时锁定(latch)为输出Yout(fsys)，而多工器56是根据S0控制信号，于相位0于将累加器40清除为0，而多工器58是根据正负位元信号sign_bit的值决定第一参考值-ref或第二参考值+ref为多工器54的输入信号，如sign_bit＝“0”则-ref为输出，若sign_bit＝“1”则+ref为输出，而决定参考值后，由多工器54根据控制信号S4，于相位4时送至累加器40的加法器42上做累加。
最后，多元加法器60具有：多工器62，68和加法器64，66，其功用在于后回路周期内，如相位4后，利用多工器62和加法器64，将SV4和SV3相加，再经多工器68回储至变数移位寄存器24成为更新后的SV4值，同理，于相位5后，更新SV3＝SV3+SV2，于相位6后，更新SV2＝SV2+SVl，最后，在相位7，根据控制信号S7，由多工器S7将Xin(fsys)输入并以加法器64与SVl相加，并送至加法器66与累加器42的输出累加值相加后，经多工器68回储至变数移位寄存器24内成为SVl更新的值。
综上所述，本发明的过取样噪声转移装置利用移位寄存器，并配合相位解码器的控制信号，使如图2的高阶过取样噪声转移装置的方框图示成为实际电路，简化其装置与布局的复杂精度，使之应用上为之可行。
虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，任何熟悉此项技艺者作的些许更动与润饰，均不脱离本发明的构思和范围，因此本发明的保护范围当视本发明权利要求范围所界定者为准。
Claims (6)
1、一种过取样噪声转移装置，具有一自然数的阶数，是根据复数时钟信号，用以将脉码调制信号转换成脉宽调制信号，所述时钟信号分为前回路周期和后回路周期，其特征在于：
一系数移位寄存装置，用于储存与所述自然数同数量的复数前回路系数和与所述自然数同数量的复数后回路系数，于所述前回路周期内，根据所述时钟信号依序将所述前回路系数从其一输出端输出，于所述后回路周期内，根据所述时钟信号依序将所述后回路系数从其所述输出端输出；
一变数移位寄存装置，用于储存与所述自然数同数量的复数状态变数，于所述前回路周期内，根据所述时钟信号依序将与所述前回路系数相对应的所述状态变数从其一输出端输出，于所述后回路周期内，根据所述时钟信号依序将与所述后回路系数相对应的所述状态变数从其所述输出端输出；
一乘法器，耦合于所述系数移位寄存装置的所述输出端，以及耦合于所述变数移位寄存装置的所述输出端上，用以依序将所述回路系数和相对应的所述状态变数相乘，得一乘积值并从其一输出端输出；
一累加器，耦合至所述乘法器的所述输出端，是根据所述时钟信号依序将所述乘法器输出的所述乘积值累加成累加值，于所述前回路周期后取所述累加值的一正负位元信号并从其一输出端输出；
一正负溢位装置，耦合至所述累加器上，用以将所述累加器的所述输出端输出的所述正负位元信号锁定成所述脉冲宽度调制信号输出，并于所述后回路周期内所具有的第一个所述时钟信号时间内，根据所述正负位元信号决定一第一参考值和一第二参考值中的一者耦合至所述累加器上做累加；
一多元加法器，耦合至所述变数移位寄存装置的所述输出端、所述累加器用以接收所述脉码调制信号，是于所述后回路周期内，依序更新所述状态变数，并于所述后回路周期所具有的一最末所述时钟信号的时间内，接收所述脉码调制信号。
2、如权利要求1所述的装置，其特征在于，尚包括一相位解码器，用以产生复数控制信号，分别界定所述前回路周期和后回路周期、界定所述后回路周期具有的所述第一个时钟信号以及界定所述后回路周期具有的所述最末的时钟信号。
3、如权利要求1所述的装置，其特征在于，其中，所述系数移位寄存装置包括：与所述自然数的两倍同数量的复数移位寄存器，用以储存所述前回路系数和所述后回路系数并呈一环状连接。
4、如权利要求1所述的装置，其特征在于，其中，所述变数移位寄存装置包括：与所述自然数同数量的复数移位寄存器，用以储存所述状态变数，于所述前回路周期内，成一环状连接，于所述后回路周期内，藉由所述多元加法器依序更新所述状态变数。
5、如权利要求1所述的装置，其特征在于，其中，所述累加器具有：一加法器和一寄存器，所述加法器是用以将所述乘法器输出的所述乘积值依序相加，并送至所述寄存器储存和所述多元加法器上，所述寄存器是于所述前回路周期内将所述累加值中取所述正负位元信号送至所述正负溢位装置上。
6、如权利要求1所述的装置，其特征在于，其中，所述正负溢位装置尚包括一多工器，于所述前回路周期开始后将所述累加器清除。
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|---|---|---|---|
| CN95101690A CN1035223C (zh) | 1995-01-23 | 1995-01-23 | 过取样噪声转移装置 |
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| CN1035223C true CN1035223C (zh) | 1997-06-18 |
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Citations (2)
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|---|---|---|---|---|
| US4990911A (en) * | 1988-04-08 | 1991-02-05 | Sony Corporation | Sampling frequency converter |
| US5059979A (en) * | 1989-07-06 | 1991-10-22 | Deutsche Itt Industries Gmbh | Digital control circuit for tuning systems with a pulse density modulation digital to analog converter |
-
1995
- 1995-01-23 CN CN95101690A patent/CN1035223C/zh not_active Expired - Lifetime
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| CN1127959A (zh) | 1996-07-31 |
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