JPH07202634A - プログラム可能な分割法または補間法係数を備えたデータコンバータ - Google Patents

プログラム可能な分割法または補間法係数を備えたデータコンバータ

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JPH07202634A
JPH07202634A JP6311066A JP31106694A JPH07202634A JP H07202634 A JPH07202634 A JP H07202634A JP 6311066 A JP6311066 A JP 6311066A JP 31106694 A JP31106694 A JP 31106694A JP H07202634 A JPH07202634 A JP H07202634A
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clock signal
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JP6311066A
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Steven R Norsworthy
ロバート ノースワースィ スチーヴン
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AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
AT&T Corp
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    • H—ELECTRICITY
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    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
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Abstract

(57)【要約】 （修正有） 【目的】 補間法または分割法において、あるステージ
の動作周波数とそれに続くステージの動作周波数との間
の関係を可変とする。 【構成】 サンプリングレート変換を提供するデータコ
ンバータ７２０、８４、７８は、クロック信号ＣＫＯ
Ｓ，ＣＫＬ１、分割ダウンクロック信号ＣＫＭ１，ＣＫ
Ｌ１，ＣＫＬ２、および第１のデジタル信号サンプルを
第１のレートで受信する。コンバータは第１のデジタル
信号サンプルを第２のレートで第２のデジタル信号サン
プルに変換する。第２のレートに対する第１のレートの
比率が第１の変換レート係数である。第１のプログラム
可能なカウンタ２４，７４，７６は、クロック信号を受
信し、クロック信号を分割ダウンして分割ダウンクロッ
ク信号を生成する。カウンタは、第１の変換レート係数
を選択的に決定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には、アナログ
からデジタル形式に、またはデジタルからアナログ形式
に信号を変換するためのエンコーダまたはデコーダのよ
うなデータコンバータに関し、特に、入力されたクロッ
ク周波数をプログラム可能な量により分割して可変の補
間法または分割法係数を得ることができる能力を含むそ
のようなコンバータに関するものである。
【０００２】
【従来の技術】データコンバータは、電話交換装置、音
声帯域データ通信、通話符号化システム、並びに音声お
よびビデオ信号処理装置のような多くの用途に使用され
ている。データコンバータは、補間法または分割法の多
数のステージを含んでいる。補間法の各ステージは、補
間法の他のステージの周波数とは異なる周波数で動作す
る。同様に、分割法の各ステージは、分割法の他のステ
ージの周波数とは異なる周波数で動作する。様々なステ
ージの動作周波数は、補間法の最初のステージの動作周
波数に依存する。同様に、これに続く分割法のステージ
の動作周波数は、動作の最初のステージの動作周波数に
依存する。よって、続く補間法または分割法のステージ
のための適当な周波数を提供するため、補間法（または
分割法）の最初のステージのクロック周波数は、典型的
には、一連のフリップフロップのようなハードウェアの
分割装置によって分割ダウンされる。あるステージの動
作周波数とそれに続くステージの動作周波数との間にお
ける依存的な関係は、固定されて変更できないままであ
った。
【０００３】
【発明が解決しようとする課題】ところで、多ステージ
補間法または分割法において有用である技術として、あ
るステージの動作周波数とそれに続くステージの動作周
波数との間の関係を可変とすることができるものの要求
が存在する。このような技術は、クロック周波数を一定
に維持することができるとともに、各ステージのための
補間法または分割法係数を変更することができるもので
ある。各ステージのための補間法または分割法係数を変
更できることにより、各ステージのための補間法または
分割法のプロダクトである、全部の補間法または分割法
係数をプログラム可能とできて、多くの用途において多
様な補間法または分割法能力を得ることができる。
【０００４】
【課題を解決するための手段】本発明の実施例によれ
ば、データコンバータはサンプリングレート変換を提供
するものである。このコンバータは、クロック信号、分
割ダウンクロック信号、及び第１のデジタル信号サンプ
ルを第１のレートで受信する。このコンバータは、第１
のデジタル信号サンプルを第２のレートで第２のデジタ
ル信号サンプルに変換する。第２のレートに対する第１
のレートの比率は、第１の変換レート係数として規定さ
れる。第１のプログラム可能なカウンタは、クロック信
号を受信し、このクロック信号を分割ダウンして分割ダ
ウンクロック信号を生成する。第１のプログラム可能な
カウンタは、第１の変換レート係数を選択的に決定する
ために、プログラム可能である。
【０００５】他の実施例では、第２のデータコンバータ
により他のサンプリングレート変換が提供される。この
第２のコンバータは分割ダウンクロック信号、更なる分
割ダウンクロック信号、及び第２のデジタル信号サンプ
ルを受信する。第２のデータコンバータは、第２のデジ
タル信号サンプルを第３のレートで第３のデジタル信号
サンプルに変換する。第３のレートに対する第２のレー
トの比率は、第２の変換レート係数として規定される。
第２のプログラム可能なカウンタは、分割ダウンクロッ
ク信号を受信し、これを分割ダウンして更なる分割ダウ
ンクロック信号を生成する。第２のプログラム可能なカ
ウンタは、第２の変換レート係数を選択的に決定するた
めに、プログラム可能である。
【０００６】
【実施例】次の図面を参照して本発明の実施例を説明す
る。
【０００７】利得デイザ及び丸めを含んだ例示的なデー
タコンバータ１０を、図１に示した。図示したデータコ
ンバータ１０は、アナログ−デジタル（Ａ／Ｄ）タイプ
のデータコンバータである、コーダ９０を含んだアナロ
グ−デジタル（Ａ／Ｄ）変換パスを有している。このＡ
／Ｄ変換パスは、アナログシグマ−デルタ変調器７１
６、分割法フィルタ７２０、バレルシフトセレクタ３４
及び飽和回路３６を含んでいる。デジタル−アナログ
（Ｄ／Ａ）変換パスは、Ｄ／Ａタイプのデータコンバー
タである、デコーダ９２を含んでいる。このＤ／Ａ変換
パスは、補間法フィルタ７８、バレルシフトセレクタ８
０、飽和回路８２、補間法フィルタ８４、デジタルシグ
マ−デルタ変調器１８、及びアナログ復調器２２を含ん
でいる。データコンバータ１０は、オーバサンプリング
クロック信号ＣＫＯＳを生成するために、プログラム可
能な、ＣＤＩＶによる分割のクロックデバイダ１４によ
り分割された、入力されたクロック信号ＣＣＫによりク
ロックされる。オーバサンプリングクロック信号ＣＫＯ
Ｓは、アナログシグマ−デルタ変調器７１６、デジタル
シグマ−デルタ変調器１８、分割法フィルタ７２０、補
間法フィルタ８４、並びにアナログ復調器２２に、入力
として供給され、また使用される。この実施例では、シ
グマ−デルタ変調器は２次のものである。オーバサンプ
リングクロック信号ＣＫＯＳはまた、プログラム可能
な、Ｍ１による分割のカウンタ２４、及びプログラム可
能な、Ｌ１による分割のカウンタ７４の入力として、接
続される。Ｍ１は分割法フィルタ７２０の分割法係数で
ある。Ｍ１による分割のカウンタ２４の出力は、分割法
フィルタ７２０に、第２のクロック信号、分割法係数Ｍ
１により分割されたオーバサンプリングクロック信号Ｃ
ＫＯＳの周波数に等しい周波数を有する、分割法クロッ
ク信号を提供する。分割法フィルタ７２０の上流部分は
クロックＣＫＯＳのレートで動作する。下流部分は、よ
り低い、クロックＣＫＭの分割法処理されたレートで動
作する。例示した実施例では、分割法フィルタ７２０は
３次の櫛形フィルタである。
【０００８】Ａ／Ｄ変換信号パス９０へのアナログ入力
信号は、マルチプレクサ８に１つの入力を直接提供す
る。マルチプレクサ２内のプログラム可能な利得Ｇ１に
より多重化されたアナログ入力信号は、マルチプレクサ
８の他の入力として提供される。マルチプレクサ８は、
選択入力４０に応答して、そのアナログ入力の１つを選
択的にアナログ出力信号として提供する。
【０００９】このマルチプレクサ８により提供されたア
ナログ出力信号は、アナログシグマ−デルタ変調器７１
６の入力として受信される。デイザ発生器２６から受信
する、このアナログシグマ−デルタ変調器は、スケール
されたアナログ入力信号を１ビット／サンプルの第１の
デジタルデータストリームに変換する。公知の通り、シ
グマ−デルタ変調器により発生された１ビット／サンプ
ルの第１のデジタルデータストリームは、０と１（無符
号データフォーマット）により表現される信号から、２
つの補数の一致した、または符号の大きさのフォーマッ
トである、−１と＋１により表現される２ビット／サン
プルの信号に変換される。このような表現は、０により
表現される中間点を有し、２つの補足的な語の形を取る
ことができ、各値に関連した符号を有する。アナログシ
グマ−デルタ変調器７１６の出力は、マルチプレクサ２
８に入力として提供される。マルチプレクサ２８は、ユ
ーザが決定した選択入力３０に応答して、その入力の１
つを選択的に出力として提供する。マルチプレクサ２８
の出力は、分割法フィルタ７２０に入力として接続され
る。
【００１０】分割法フィルタ７２０は、１ビット／サン
プルの第１のデジタルデータストリームを、クロックＣ
ＫＭ１の周波数において、２０ビット／サンプルの第２
のデジタルデータストリームにフィルター及び分割法す
る。このフィルター処理により、帯域外エネルギーが取
り除かれる。例示した実施例では、分割法フィルタ７２
０は、３次櫛形フィルタである。
【００１１】バレルシフトセレクタ３４は、分割法フィ
ルタ７２０の出力から、２０ビット／サンプルまでの、
第２のデジタルデータストリームを受信し、出力として
の１７ビット／サンプルを有する第３のデジタルデータ
ストリームを生成する。バレルシフトセレクタ３４はプ
ログラム可能であり、４つの可能なビットフィールド、
０−１６ビット、１−１７ビット、２−１８ビット、ま
たは３−１９ビットの１つを選択するために変更するこ
とができる。
【００１２】バレルシフトセレクタ３４からの１７ビッ
ト／サンプルの第３のデジタルデータストリーム出力
は、マルチプレクサ３８を通って飽和回路３６の入力と
して提供される。バレルシフトセレクタ３４からの出力
は、マルチプレクサ３８の１つの入力として直接提供さ
れる。バレルシフトセレクタ３４からの出力は、マルチ
プレクサ４２内で利得１／Ｇ１により多重化されてマル
チプレクサ３８への他の入力となる。発生器２６からの
デイザは利得スケーリングに追加される。マルチプレク
サ３８は、選択入力４０に応答して、その入力の１つを
選択的にその出力として提供する。
【００１３】マルチプレクサ８及び３８は共に、利得Ｇ
１で多重化されたマルチプレクサ８への入力が選択され
た時には利得１／Ｇ１で多重化されたマルチプレクサ８
への入力が選択されるように、選択入力４０に応答す
る。利得Ｇ１と１／Ｇ１を採用する利得スケーリングに
より、アナログシグマ−デルタ変調器７１６へのアナロ
グ入力信号がフルスケールより小さい時において、フル
スケールで、０ｄＢ基準の、マルチプレクサ３８からの
パルスコード変調された出力が得られる。利得Ｇ１は単
一利得を保持するために選択される。このようにして、
アナログ−デジタル信号パス（マルチプレクサ８の入力
からマルチプレクサ３８の出力）の完全な利得は、利得
スケーリングの採用の有無に拘らず同じでとなる。
【００１４】飽和回路３６は、マルチプレクサ３８から
の１７ビット／サンプルの第４のデジタルデータストリ
ーム出力を受取り、各データサンプルを１６ビットサン
プルに減じる。飽和回路３６の出力は、１６ビット／サ
ンプルの第５のデジタルデータストリームである。
【００１５】飽和回路３６からの１６ビット／サンプル
の第５のデジタルデータストリーム出力は、先入れ先出
し（ＦＩＦＯ）レジスタ４４にロードされる。レジスタ
４４はこのようなデータのサンプルをいくつか記憶す
る。ＦＩＦＯ４４からの、１６ビットサンプルは、ラン
ダムアクセルメモリ（ＲＡＭ）４８に書き込まれる前に
レジスタ４６に一時的に転送される。ＲＡＭ４８はデジ
タル信号プロセッサ（ＤＳＰ）５０の一部である。ＤＳ
Ｐは、リアルタイムでデジタルデータを数値演算を効率
的に実行するために開発された特殊目的のマイクロプロ
セッサである。サンプルは、深さフラグ５４及び割り込
みフラグ５６により制御されて、内部データバス５２を
介して転送される。
【００１６】デジタル−アナログ変換信号パスは、ＤＳ
Ｐ５０のＲＡＭ４８からのデジタル信号を、アナログ復
調器２２の出力においてアナログ形式に変換する。アナ
ログ形式への変換のためのＤＳＰ５０のＲＡＭ４８から
のデジタルデータは、１６ビットサンプルとして、レジ
スタ４８に一時的に書き込まれる。各１６ビットサンプ
ルは、次いで、深さフラグ６０、状態フラグ６１、及び
割り込みフラグ６２により制御されて、ＦＩＦＯ６４に
転送される。ＦＩＦＯ６４からの出力は、１６ビット／
サンプルの第６のデジタルデータストリームである。こ
の第６のデジタルデータストリームは、マルチプレクサ
６８を通って、補間法フィルタ７８に入力される。ＦＩ
ＦＯ６４からの第６のデジタルデータストリームは、マ
ルチプレクサ６８の１つの入力として直接供給される。
第６のデジタルデータストリームは、マルチプレクサ７
２において利得Ｇ２の逆数により多重化されてマルチプ
レクサ６８の他の入力となる。マルチプレクサ６８は、
選択入力７０に応答して、その入力の１つをその出力と
して選択的に提供する。マルチプレクサ６８の出力は、
第７のデジタルデータストリームとなる。
【００１７】第７のデジタルデータストリームは、補間
法フィルタ７８の入力として供給される。補間法フィル
タ７８は、クロックＣＫＬ１およびＣＫＬ２を受信す
る。クロックＣＫＬ１は、補間法係数Ｌ１により分割さ
れたクロックＣＫＯＳである。クロックＣＬＫ２は、補
間法係数Ｌ２により分割されたクロックＣＬＫ１であ
る。補間法フィルタ７８からの出力は、２７ビット／サ
ンプルの第８のデジタルデータストリームである。補間
法フィルタ７８は、例示的な実施例では、帯域外エネル
ギーを取り除き、及びＬ１により分割されたオーバサン
プリング周波数において第８のデジタルデータストリー
ムを生成する、３次櫛形フィルタである。補間法フィル
タ７８の上流部分は、低いクロックレートＣＬＫ２で動
作する。下流部分は、より高いクロックレートＣＬＫ１
で動作する。
【００１８】第８のデジタルデータストリームは、バレ
ルシフトセレクタ８０に入力を供給する。バレルシフト
セレクタ８０は、補間法フィルタ７８の出力からの２７
ビット／サンプルの第８のデジタルデータストリームを
受信し、その出力である第９のデジタルデータストリー
ムとして、１７ビット／サンプルのフィールドを選択す
る。バレルシフトセレクタ８０のフィールドは、プログ
ラム可能である。典型的な実施例では、１１の可能性の
ある１７ビットフィールドがある。例示した実施例で
は、バレルシフトセレクタ８０のフィールドは、上位７
ビットフィールド４−２０、５−２１、６−２２、７−
２３から１０−２６の１つを選択するためにプログラム
される。
【００１９】飽和回路８２は、バレルシフトセレクタ８
０からの１７ビット／サンプル出力である第９のデジタ
ルデータストリームを受信し、飽和回路３６と実質的に
同じ方法で、各サンプルを１６ビットに減じて第１０の
デジタルデータストリームを提供する。
【００２０】補間法フィルタ８４は、第１０のデジタル
データストリームを受信し、Ｌ１によりプログラム可能
な分割により分割された、オーバサンプリングレートに
おいて動作する。補間法フィルタ８４の上流部分は低い
クロックレートＣＫＬ１で動作する。下流部分はより高
いクロックレートＣＫＯＳで動作する。図示した実施例
では、補間法フィルタ８４は、帯域外エネルギーを取り
除き、及び出力として第１１のデジタルデータストリー
ムを生成する、１次櫛形フィルタである。
【００２１】補間法フィルタ８４の出力である第１１の
デジタルデータストリームは、デジタルシグマ−デルタ
変調器１８の入力として接続される。例示した実施例に
おいてデジタルシグマ−デルタ変調器１８は、２次のも
のである。変調器１８はデイザ発生器２６からのデイザ
を受信し、１６ビット／サンプルのデータを１ビット／
サンプルの第１２のデジタルデータストリームに変換す
る。
【００２２】アナログ復調器２２は、１ビットサンプル
であり、マルチプレクサ８６から受信した１ビット／サ
ンプルの第１３のデジタルデータストリームを、ステッ
プ・ワイズ連続アナログ出力信号に変換するコンバータ
を保持する。アナログ復調器２２は、アナログ出力信号
を滑らかにするための公知の１つまたはそれより多いア
ナログフィルタを含んでいる。アナログ復調器２２から
のアナログ出力信号は、マルチプレクサ９６への入力の
１つとして直接供給され、またマルチプレクサ９４にお
いて利得Ｇ２により多重化されてマルチプレクサ９６へ
の他の入力を提供する。利得Ｇ２は公知の方法で達成さ
れる。マルチプレクサ９６は、選択入力７０に応答して
その入力の１つのその出力として選択的に提供する。マ
ルチプレクサ９６の出力は、アナログ信号である。マル
チプレクサ６８と９６は共に、利得１／Ｇ２により多重
化されたマルチプレクサ６８への入力が選択された時に
は、利得Ｇ２により多重化されたマルチプレクサ９６の
入力が選択されるように、選択入力７０に応答する。利
得Ｇ２は単一の利得を維持するように選択される。この
ようにして、デジタル−アナログ信号パス（マルチプレ
クサ６８の入力からマルチプレクサ９６の出力）の完全
な利得は、利得スケーリングの採用の有無に拘らず同じ
となる。
【００２３】ＤＳＰにより受ける割り込みの数を減じる
ため、ＤＳＰにより利用されるデジタルデータストリー
ムサンプルを一時的に記憶するためのレジスタが設けら
れている。データは、レジスタを通って非同期的にリッ
プルし、またはレジスタを通って非同期的にクロックさ
れる。好ましい実施例では、レジスタは同期型の先入れ
先出しレジスタ４４である。好ましい実施例では、レジ
スタはは同期型の先入れ先出しレジスタ４４である。デ
シメータ２０からの分割法処理されたデジタルデータス
トリームは、バレルシフトセレクタ３４及び飽和ブロッ
ク３６を通過し、１６ビット／サンプルのデジタルデー
タストリームとなる。各１６ビット／サンプルのワード
は、ＦＩＦＯ４４内の次の利用可能なレジスタ内に記憶
される。一例として、典型的なＦＩＦＯは多数のレジス
タ、例えば８つのレジスタを有し、それぞれは１６ビッ
トワードを記憶する。プログラム可能なＦＩＦＯ深さポ
インタ５４は、ＤＳＰに割り込む目的でＦＩＦＯが「フ
ル」の時に規定するために、典型的にはＦＩＦＯの全深
さより小さい予め選択された数のレジスタ、にセットさ
れる。ＦＩＦＯ４４の深さポインタ５４は、１からＦＩ
ＦＯの深さまでのいずれの整数までプログラム可能であ
る。ＦＩＦＯ状態フラグ５５は、ＦＩＦＯ４４に記憶さ
れたサンプルの瞬間数を示している。深さフラグにより
示されたレジスタの数がフルの場合には、割り込みフラ
グ５６はＤＳＰに割り込むために遷移する。ＤＳＰは割
り込みサービスルーチンに入り、ＦＩＦＯ４４割り込み
サービス時には、ＦＩＦＯ４４に記憶された各ワード
は、ＤＳＰ５０ＲＡＭ４８に転送される前に、ＦＩＦＯ
４４内の位置からレジスタ４６に一時的に転送される。
深さフラグがＦＩＦＯ４４の全部の深さより小さい値に
セットされた場合、ＦＩＦＯ４４に記憶された全てのデ
ジタルデータサンプルは、飽和回路からの次のデジタル
データサンプルの受領の前にはＤＳＰＲＡＭに転送され
ることがなく、これにより、割り込みのサービスのタイ
ミングに柔軟性を与えることができる。ＦＩＦＯ４４の
容量とセットされた深さフラグとの間の差により表現さ
れたレジスタは、ＤＳＰの割り込みのタイミングを緩衝
するための使用に利用することができる。ＦＩＦＯ４４
の全部のレジスタがフルの場合、ＦＩＦＯが飽和ブロッ
ク３６から次のデジタルデータサンプルを受信する前、
または次のデータを受信することによってオーバフロー
状態となる前に、ＤＳＰはデータがＦＩＦＯからＤＳＰ
ＲＡＭに転送されることを保証しなければならない。
【００２４】図２に示したように、サンプリングレート
変換は、分割法の他のステージ内のＤＳＰ５０にも設け
られている。ＤＳＰ５０に転送されたデジタルデータサ
ンプルは、ローパスフィルター処理され、次いで分割法
フィルタ３５２において分割法係数Ｍ２により分割法さ
れる。ハードウェアのデシメータによるデータ処理は典
型的には同期して処理されるのに対して、ＤＳＰ５０内
のデシメータにより処理されるデータは同期的またはバ
ースト的のいずれでも処理することができる。ＤＳＰ５
０内の分割法のために、分割法フィルタ３５２の動作モ
ードに適切な、クロック信号ＣＰＤが、クロック発生器
３６０により発生される。第２のクロック信号である、
ＣＰＤＭ２は、Ｍ２により分割するカウンタ３５１にお
いてクロック信号を分割法係数Ｍ２で分割することで得
られる。
【００２５】オーバサンプリング比は、分割法の全ての
ステージの分割法係数の積である。ここでは分割法の２
つのステージにより、合計のオーバサンプリング比Ｍ１
×Ｍ２となる。ＦＩＦＯ４４から受信した各Ｍ２デジタ
ルデータサンプルのために、分割法フィルタ３５２によ
り１つの分割法処理されたデジタルデータサンプルが生
成される。典型的には、深さポインタ５４は、分割法係
数Ｍ２のサブ多重化、あるいはスーパー多重化に等しい
値にセットされる。例えば、Ｍ２が４の場合には、深さ
ポインタは１、２、４、８、１２、…ＦＩＦＯの深さま
でにセットすることができる。単一の割り込みの間に、
ＤＳＰはＲＡＭに転送するための利用可能なデジタルデ
ータサンプルを読み、次いで割り込みサービスルーチン
をジャンプアウトする。深さポインタが１より大きい場
合には、デジタルデータサンプルを受信するためにＤＳ
Ｐが経験する割り込みの数は、デジタルデータサンプル
が利用できる度にＤＳＰに割り込む場合と比べて減じら
れる。深さポインタを４にセットすることで、割り込み
当たりでじあるデータのサンプルを１つ転送する場合と
比べて、同じ量のデジタルデータサンプルを転送するた
めの割り込み数が１／４に減じる。各割り込み毎に、Ｄ
ＳＰは深さポインタによりセットされたデータサンプル
の数、この場合には４が転送される。ＦＩＦＯ深さポイ
ンタが分割法係数Ｍ２の大きさよりも小さくセットされ
た時には、分割法フィルタ３５２にＭ２データサンプル
が供給され、ＤＳＰ５０で分割法機能を達成するために
は１より大きな割り込みが必要となる。同様にして、深
さポインタがＭ２より大きい場合には、各割り込み毎に
Ｍ２より多いデジタルデータサンプルが転送される。多
重分割動作はＤＳＰ５０により特定のまたは全ての割り
込みの間に行われる。ＦＩＦＯ深さポインタがＦＩＦＯ
の全ての深さよりも小さい場合、ＦＩＦＯにはそれがオ
ーバフローする前に追加のサンプルが書き込まれ、この
ため、ＤＳＰはデータのロスなしに割り込むために割り
込みをサービスする必要がない。
【００２６】デジタルデータがＤＳＰ５０により一度分
割法処理された場合には、この分割法処理されたデジタ
ルデータサンプルはＤＳＰ５０により更に処理されるか
またはＲＡＭ４８に記憶される。選択的に、分割法処理
されたデジタルデータは、ＤＳＰチップから取り出すた
めに、直列または並列の入力／出力ポート３５４に供給
される。
【００２７】ＦＩＦＯがない場合、ＤＳＰは、処理する
ための最小の数のワードがＤＳＰに転送される間では、
１デジタルデータサンプルまたはワードを受け取る。Ｆ
ＩＦＯ４４を採用することで、各割り込みの発生の際に
転送される選択されたワードの数が、少なくともＤＳＰ
処理のための最小数、あるいはこの最小数の倍数として
選択される。
【００２８】割り込みの数は、Ｄ／Ａパスにおいても減
じらえる。ＤＳＰによる割り込みの数を減じるために
は、ＤＳＰから受信されるデジタルデータストリームサ
ンプルを一時的に記憶するためのレジスタが設けられ
る。好ましい実施例では、このレジスタは同期型の先入
れ先出しデータレジスタ（ＦＩＦＯ）６４である。ＤＳ
Ｐ５０から受信したデジタルデータストリームは、ＦＩ
ＦＯ６４に転送される前にレジスタ５８に一時的に記憶
される。各１６ビット／ワードのデジタルデータアンプ
ルが、ＦＩＦＯ６４の次の利用可能なレジスタに記憶さ
れる。プログラム可能なＦＩＦＯ深さポインタが、レジ
スタの数、典型的には０、を予め選択するためにセット
される。ＦＩＦＯ深さポインタ６０はＤＳＰを割り込む
目的のためにＦＩＦＯが「空」と考えられた時に、デー
タを保持するレジスタの最小限の数を規定する。深さポ
インタ６０がＦＩＦＯのこの最小限の深さより大きく設
定された時には、ＦＩＦＯ深さポインタ６０がＦＩＦＯ
が空であることを示した時でも、ＦＩＦＯ６４内に利用
可能な追加のデジタルデータサンプルがあるものとし
て、バッファが作られる。深さポインタのセットにより
示されるレジスタの数は、ＤＳＰの割り込みを緩衝する
ために利用される。ＦＩＦＯ６４の全てのレジスタが空
である時には、補間法フィルタ７８が次のデジタルデー
タサンプルを必要とする前にＤＳＰＲＡＭからＦＩＦＯ
６４にデータが転送されることを保証しなければならな
い。ＦＩＦＯ状態フラグ６１はＦＩＦＯ６４に記憶され
たサンプルの瞬間の数を示す。深さフラグにより示され
たレジスタの数が空である場合、割り込みフラグ６２は
ＤＳＰを割り込むために遷移する。ＦＩＦＯが空の場合
にアンダーフロー状態が発生し、デコーダ９２は次のサ
ンプルを読みに行く。
【００２９】サンプリングレート変換は、他の補間法の
ステージにおいて、ＤＳＰ５０内に設けられている。Ｄ
ＳＰ５０内で発生され、またはシリアル入力オート３５
４またはパラレル入力ポート３５８から受信した、ＲＡ
Ｍ４８から獲得したデジタルデータサンプルは、補間法
フィルタ３５６による補間法される。補間法フィルタ３
５６は受信したデジタルデータアンプルを補間法係数Ｌ
３により補間し、及びこの補間法処理されたサンプルを
ローパスフィルタ処理する。補間法フィルタ７８及び８
４に関して上記で説明したハードウェア補間法は典型的
にはリアルタイムで行われるのに対して、ＤＳＰ５０内
の補間法は同期的またはバースト的のいずれかで行われ
る。ＤＳＰ５０内の補間法のためには、補間法フィルタ
３５６の動作のモードのために適当なクロック信号ＣＰ
Ｉは、クロック発生器３６０により発生される。第２の
クロック信号ＣＰＩＬ３は、Ｌ３による分割のカウンタ
３５７においてクロック信号を補間法係数Ｌ３により分
割することで得られる。
【００３０】補間法フィルタ３５６はデジタルデータサ
ンプルをレートＦｓにおいて補間法処理し、デジタルデ
ータアンプルを受信する度にＬ３サンプルを生成する。
一例として、深さポインタが０にセットされた場合にお
いて、ＦＩＦＯ空フラグが０に達した時には、ＦＩＦＯ
６４は空であることを示す。ＤＳＰ割り込みが次いで発
生し、ＤＳＰはＦＩＦＯにＬ３データサンプルを書き込
む。次の割り込みは、オーバサンプリングでおーだ９２
が全てのＬ３サンプルを読み、及びＦＩＦＯ空ポインタ
が再度０に達した時に生じる。この例では、割り込みの
数はＬ３の係数により結果的に減じられる。他の例で
は、Ｌ３がＦＩＦＯの最大深さより大きい場合には、
（Ｌ３）／２のようなデータサンプルの数Ｌ３のサブマ
ルチプルが、割り込み時にＦＩＦＯに書き込まれる。更
に別の例では、２（Ｌ３）のようなＬ３のスーパーマル
チプルであるデータアンプルの数が、割り込み時にＦＩ
ＦＯに書き込まれる。これらの実施例のいずれの場合で
も、ＦＩＦＯ深さポインタは、０よりはむしろ１または
それより多い値に選択的にセットされ、これによりＤＳ
Ｐが割り込みをサービスする前における緩衝の時間が許
容される。ＦＩＦＯポインタが（Ｌ３）−１にセットさ
れた場合には、この緩衝時間の間隔は、ＤＳＰからの補
間法処理されたデータサンプルの完全な組から構成され
る。これは、ＤＳＰのシステムレベル割り込みが、補間
法フィルタ３５６に行くベースバンドデータレートのサ
ブマルチプルにおいて発生する用途には有用となる。こ
のような例は、記号レートが典型的にはベースバンドデ
ータレートより２係数小さい、モデムにおいて発生す
る。
【００３１】櫛形フィルタは、ｓｉｎｃフィルタとして
も知られており、周波数の多重化においてヌルを有し、
またエンべロープ大きさ応答が下式で与えられる特殊な
タイプのローパスフィルタである。
【数１】
【００３２】櫛形フィルタは、データコンバータにおい
て広帯域フィルタとして使用され、また典型的にはエイ
リアスイメージを取り除くためにデータパスに狭帯域フ
ィルタを付属している。変数Ｋ及びＭ１は櫛形機能を表
現するために使用され、Ｋは櫛形フィルタの次数、Ｍ１
は櫛形フィルタの分割法（補間法）係数である。パラメ
ータＭ１の典型的な値は１６、３２または６４である。
パラメータＫの典型的な値は２、３、４または５であ
る。櫛形フィルタは、シグマ−デルタコンバータを含む
データコンバータに使用され、その場合の櫛形フィルタ
の次数は典型的には、シグマ−デルタ変換器の次数より
も少なくとも１だけ大きい。
【００３３】パラメータＭ１は変化し、適当なサンプル
幅を変化することから、分割法フィルタまたは補間法フ
ィルタには、バレルシフトセレクタが付属している。加
えて、生成されたアンプルにおける有効ビットの位置も
変化する。
【００３４】例示した多様な分割法フィルタ２０の回路
ダイヤグラムを、図３に、３次櫛形フィルタとして示し
た。３次櫛形フィルタ２０を図示したが、本発明はこれ
に限定されない。分割法フィルタ２０は、図２に示した
ように、それぞれワード中の各ビットを処理する、２０
の回路で構成される。分割法フィルタ７２０は、保持レ
ジスタ１４０及び２０ビット微分器１５０、１６０及び
保持レジスタ１７０を付属した、２０ビット累算器１１
０、１２０及び１３０から構成される。累算器１１０
は、２０ビットレジスタ１１４を付属した２０ビット加
算器を含む。加算器１１２への入力は、１６ビットのデ
ータを供給するバッファからの出力である。この１６ビ
ットデータは累算器１１０と加算器１２０への入力とし
て２０ビットに符号が拡張されている。加算器１１２の
出力は、レジスタ１１４の入力に接続されている。レジ
スタ１１４は、入力を１クロックサイクルだけ遅延させ
る。レジスタ１１４の出力は、加算器１１２の入力Ｂに
フィードバックして供給される。レジスタ１１４の出力
はまた、累算器１１０の出力に供給される。
【００３５】累算器１２０は、累算器１１０と同じよう
に機能する。累算器１１０からの出力は、累算器１２０
の入力に接続されて供給され、加算器１２２のＡ入力と
なる。累算器１２０は、加算器１２２の出力がその入力
として接続されたレジスタ１２４を付属した、加算器１
２２を含む。レジスタ１２４の出力は入力から１クロッ
クサイクルだけ遅延されて、加算器１２２のＢ入力に供
給される。レジスタ１２４からの出力は累算器１２０か
らの出力に供給される。
【００３６】累算器１２０の出力は、累算器１３０に入
力を供給し、加算器１３２のＡ入力ともなる。累算器１
３０は３次累算器機能と同時に１次微分機能を発揮す
る。加算器１３２の出力はレジスタ１３４の入力に接続
されて供給される。累算器１３０の出力ともなる、レジ
スタ１３４の出力は、ＮＡＮＤゲート１３６及びインバ
ータ１３８を介して、加算器１３２のＢ入力にフィード
バックされる。インバータ１３８の出力はＮＡＮＤゲー
ト１３６の第２の入力として供給される。
【００３７】データは、クロックＣＫＯＳのオーバサン
プリングクロックレートにおいて、累算器１１０、１２
０及び１３０にクロックされる。このデータは、アナロ
グシグマ−デルタ変調器１６からの１ビット／サンプル
であり、２ビットで２つの補数表示に変換され、次いで
２０ビットに符号拡張される。この表示により、オフセ
ットなしの符号処理されたデジタル信号を得ることがで
きる。各分割法フィルタは低いクロックレートで動作す
る第１の部分と、高いクロックレートで動作する第２の
部分を有する。分割法フィルタの内部において、累算器
は高いクロックレートで動作し、また微分器は低いクロ
ックレートで動作する。
【００３８】累算器のクリア機能は、低いクロックレー
トのクロックでクロックされるＮＡＮＤゲート１３６及
びインバータ１３８と１３９により構成される。Ｍ１に
よる分割のカウンタ２４は、Ｍ１回分割する、つまり、
Ｍ１による分割のカウンタ２４がクロック信号ＣＫＯＳ
のＭ１パルスをカウントした後は、Ｍ１による分割のカ
ウンタ２４はインバータ１３９の入力にパルス出力ＣＫ
Ｍを供給する。高い入力がインバータ１３９に供給され
たときには、インバータ１３９の出力は低く駆動され
る。インバータ１３９の出力が低い場合にはＮＡＮＤゲ
ート１３６に低い第２の入力が供給される。ＮＡＮＤゲ
ート１３６における低い１つの入力により、他の入力の
状態に拘らず、ＮＡＮＤゲートの出力が高くなる。ＮＡ
ＮＤゲート１３６の高い出力はインバータ１３８の入力
に供給されて、インバータ１３８からの出力が低くな
る。このようにして、インバータ１３９への入力、ＣＫ
Ｍが高い限り、０値のワードが加算器１３２のＢ入力に
供給されて、フィードバックが不能となる。加算器１３
２の入力における０値は累算処理を終了させ、累算器１
３０への入力データは累算器１３０を通過してその出力
になる。これにより加算器１３２がクリアされ、累算さ
れた加算内容が累算器１３０の出力にダンプされ、よっ
て、累算器１３２がクリア処理される。
【００３９】累算器１３０からの出力は、保持レジスタ
１４０の入力に供給される。保持レジスタ１４０は分割
ダウンされたクロック信号を受信するので、保持レジス
タ１４０は累算器１３０から受信した出力を、Ｍ１オー
バサンプルされたクロックあるいはサイクルだけ保持す
る。
【００４０】累算器１３０はまた第１の微分機能を提供
する。第１の微分は、ＮＡＮＤゲート１３６の入力を、
各Ｍ１オーバサンプルされたクロックサイクルにおいて
クリアすることで達成される。
【００４１】保持レジスタ１４０からの出力は、低いク
ロックレートで微分器１５０内にクロック入力される。
微分器１５０は、保持レジスタ１４０からの出力を受信
するレジスタ１５２を含んでおり、受信したデータを１
クロックサイクル遅延させてその出力から加算器１５４
のＢ入力に供給する。保持レジスタ１４０からの出力
は、加算器１５４のＡ入力として利用できる。加算器１
５４は、保持レジスタ１４０から直接受信したデータか
らレジスタ１５２の出力を減算して加算器１５４の和の
出力における第２の微分を生成し、これはまた第２の微
分器１５０の出力となる。微分器１６０はその入力に微
分器１５０からの出力を受信する。レジスタ１６２は入
力を受信し、受信したデータを１低いクロックサイクル
（ＣＫＭ１）だけ遅延させ、加算器１６４のＢ入力とし
ての出力を供給する。微分器１６０への入力はまた、加
算器１６４のＡ入力に供給される。加算気１６４は、微
分器１５０から直接受信したデータからレジスタ１６２
の出力を減算して加算器１６０の和の出力における第３
の微分を生成し、これはまた第３の微分器１６０の出力
となる。
【００４２】保持レジスタ１７０はその入力として微分
器１６０からの出力を受信し、バッファステージとして
機能する。ラッチ１４０と１７０は微分器１５０と１６
０と同様に、Ｍ１による分割のカウンタ２４の出力であ
る、低いクロック信号によりクロックされる。
【００４３】Ｍ１の値を変更することで、デバイダ、ク
リアパルスの周波数が変化して分割方の比が変更する結
果となる。微分器のクロックレートが一度決定されたな
らば、累算器のクロックレートはそれから依存する。パ
ラメータＭ１は、１またはこれより大きい連続した値、
つまり１、２、３、４、…、をとることができる。Ｍ１
が６４を越えたら、２０ビットデータバスは有効ビット
を保持するために増大されなければならない。
【００４４】例示的な多様な補間法フィルタ７８として
の３次の櫛形フィルタを図４に示した。この補間器は、
３つの累算器を付属した３つの微分器を採用している、
実質的に分割法器とは逆のものである。これら３つの微
分器と累算器は、Ｋ−１微分器及びＫ−１累算器により
実現することができる。ここで、Ｋは櫛式機能の次数で
ある。例示した補間器では、３つの微分器と３つの累算
器は、２つの物理的な微分器および２つの物理的な累算
器により実現することができる。補間法櫛形フィルタの
応答の大きさを記述する等式は下式で与えらえる。
【数２】
【００４５】データは、先入れ先出しレジスタ６４から
マルチプレクサ６８を通って、微分器２１０の入力にお
いて１６ビットサンプルとして補間法フィルタ７８によ
り受信される。補間法フィルタは図３に示したように、
それぞれが１６ビットサンプルの各ビットに対応する、
１６の回路により構成される。マルチプレクサ６８の出
力は微分器２１０内にクロックされ、保持レジスタ２１
２により受信される。保持レジスタ２１２は受信したデ
ータを１ＣＫＬ２クロックサイクルだけ遅延し、加算器
２１４のＢ入力として出力する。マルチプレクサ６８の
出力はまた、加算器２１４のＡ入力として利用される。
加算器２１４はマルチプレクサ６８から受信したデータ
からレジスタ２１２の出力を減算し、加算器２１４の和
の出力において第１の微分を生成し、これはまた微分器
２１０の出力ともなる。微分器２２０はその入力に微分
器２１０からの出力を受信する。レジスタ２２２は入力
を受信し、受信したデータを１ＣＫＬ２サイクルだけ遅
延させ、加算器２２４のＡ入力に出力する。微分器２２
０の入力は、加算器２２４のＡ入力として供給される。
加算器２２４は微分器２１０から直接受信したデータか
らレジスタ２２２の出力を減算し、加算器２２４の和の
出力に第２の微分を生成し、これは第２の微分器２２０
の出力にも供給される。
【００４６】保持レジスタ２３０は微分器２２０からの
データ出力を受信し、クロックサイクルの１遅延をデー
タに与える。レジスタ２３０は第３の微分を生成する機
能および第１の累算機能を提供する。微分器２１０と２
２０は、レジスタ２３０と同様に、Ｌ２による分割のカ
ウンタ７６の出力によりクロックされる。
【００４７】保持レジスタ２３０の出力は、加算器のＡ
入力である、累算器２４０の入力に供給される。累算器
２４０は第２の累算機能を発揮する。加算器２４２の出
力は、レジスタの入力に接続されている。累算器２４０
の出力でもある、レジスタ２４４の出力は、加算器２４
２のＢ入力としてフィードバックされる。加算器２４２
は累算器２４０の入力からレジスタ２４４の出力を減算
し、この微分をその和の出力に供給する。
【００４８】累算器２４０の出力は、加算器２５２のＡ
入力である、累算器２５０の入力に供給される。累算器
２５０は第３の累算機能を発揮する。加算器２５２の出
力は、レジスタ２５４の入力に接続されて供給される。
累算器２５０の出力でもある、レジスタ２５４の出力
は、加算器２５２のＢ入力としてフィードバックされ
る。加算器２５２は累算器２５２への入力からレジスタ
２５４の出力を減じ、その和の出力に微分を供給する。
累算器２４０と２５０はオーバサンプリングクロックの
クロックレートでクロックされる。
【００４９】例示した実施例における補間法フィルタ８
４は、デジタルサンプルと保持を達成する、１次櫛形フ
ィルタ８４である。高次の櫛形フィルタにおいてはその
出力にバレルシフトセレクタを採用しても良い。補間法
フィルタの応答の大きさの等式はした式により与えられ
る。ここで、例示した実施例の補間法フィルタ８４で
は、Ｋ＝１である。
【数３】
【００５０】本発明は、係数が整数である補間法あるい
は分割法に限定されない。例えば、Ｍ１、Ｍ２、Ｌ１、
Ｌ２またはＬ３は、分数クロック分割の結果としての２
つの整数の比のような、小数でも良い。分数クロック分
割は、１９９２年４月出願され「プログラム可能な分数
周波数分割を有したクロック発生器」と題された米国特
許第０７／８７１９４５号、及び「比率のレート周波数
発生器」と題された米国特許第５、０８８、０５７に教
示されている。
【００５１】補間法フィルタ及び分割法フィルタのため
には、パラメータＫは櫛形フィルタの次数を意味する。
櫛式分割法フィルタのためには、累算器の最小限の数は
Ｋであり、微分器の最小限の数はＫ−１である。櫛式補
間法フィルタのためには、累算器の最小限の数はＫ−１
であり、微分器の最小限の数はＫ−１である。各補間器
は低いクロックレートまたはサンプリングレートを有す
る。一連の分割の回路は一連のクロック周波数を発生す
る。分割のカウンタは与えられた補間器のための低い端
周波数と、データパスの上流にある補間器のための高い
端周波数を提供する。例示した実施例では、補間器及び
分割法器のための櫛−３次機能を開示したが、本発明は
次数、あるいはパラメータＫが３であることに限定され
ない。同様に、Ｌ１とＬ２は特定の構成のために実用的
な範囲とできるが、本発明はこれにも限定されない。各
ステージがプログラム可能である多ステージのサンプリ
ングレート変換は、各ステージにおける櫛形フィルタが
同じ次数であることを必要としない。パラメータＫはサ
ンプリングレート変換のためのパラメータＫは同じでも
異なっていても良い。サンプリングレート変換の各ステ
ージに続く利得の標準化は、データパスのビットオーバ
フローを防止するために必要である。本発明に従って作
製されたデータレート変換器は、データレート変換器の
動作の間において、サンプリングレートコンバータがそ
の動作の一部において異なる周波数で動作し、次いで他
の動作のために元の周波数に戻される。この多様性によ
り、オーバサンプリング周波数を一定に維持することが
でき、また動作の間において、Ｍ１、Ｍ２、ＣＤＩＶ、
Ｌ１、Ｌ２及びＬ３のような分割のクロックパラメータ
を変更することができる。
【００５２】シグマ−デルタ変調器を含んだデータコン
バータでは、典型的には、オーバーサンプリング比が固
定されている。データコンバータの出力データ比は、低
い周波数クロックの周波数を変更し、また低い周波数ク
ロックの周波数を比例的に変更することで変更できる。
シグマ−デルタコンバータのノイズ整形特性の有用さ
は、固定されたオーバサンプリング比により制限され
る。データコンバータのオーバサンプリング比は、デー
タコンバータの分割法係数または補間法係数を変更する
ことで変更することができる。オーバサンプリング比を
変更することで、データコンバータの出力データレート
と信号−ノイズ比との間のトレードオフができる機会を
提供することができる。例えば、２次シグマ−デルタ変
調器を備えたデータコンバータでは、アナログノイズ電
力がベースバンド量子化誤差まで占有するまでに、オー
バサンプリング比における各オクターブの解像度が約１
５ｄＢ改善される。高次のシグマ−デルタ変調器を備え
たデータコンバータでは、異なる解像度を提供すること
ができ、例えば、３次シグマ−デルタ変調器ではオクタ
ーブ辺り２１ｄＢの改善が達成できる。
【００５３】分割法係数または補間法係数を変更する能
力を備えたデータコンバータでは、第１の分割法または
補間法係数において第１の出力データレートで動作する
ことができる。データコンバータの動作は、第２の分割
法または補間法比を変更することで、第２の出力データ
レートに変更することができる。これは、データコンバ
ータの動作の開始シーケンスの間、または動作中に生じ
ることができる。データコンバータへの高い周波数クロ
ック入力の周波数を変更するとともに分割法係数または
補間法係数を変更することで、データコンバータからの
出力データレートにおける変更の自由度が２重に得られ
る。
【００５４】本発明は、この技術を含んだ集積回路を採
用する通信システム及び装置において特に有用である。
この種の通信システム及び装置はプログラム可能な分割
法または補間法の係数を提供するという特徴がある。
【００５５】本発明は、例示的な実施例を開示するため
に使用した数値に限定去れるものではない。種々の要素
からのビット幅出力、種々のフィルタの次数、補間法及
び分割法の係数の範囲、出力フィールドやバレルシフト
セレクタの範囲、飽和のビット数などは、例示した実施
例における例示的なものである。
【００５６】以上、例示的な実施例を、待ち時間を減じ
るためのパイプライン構成あるいは並列構成を組合わせ
て説明したが、当業者であれば、この種の技術を利用し
てコンピュータの効率を高めることは容易に理解できる
ことである。
【００５７】
【発明の効果】以上のように、本発明によれば、補間法
または分割法において、あるステージの動作周波数とそ
れに続くステージの動作周波数との間の関係を可変とす
ることができる。
【図面の簡単な説明】
【図１】本発明によるデータコンバータのブロックダイ
ヤグラムである。
【図２】図１のデータコンバータの一部のブロックダイ
ヤグラムである。
【図３】分割法係数を可変とできるプログラム可能な分
割法レートを備えた櫛形カーブ分割法フィルタの回路ダ
イヤグラムである。
【図４】補間法係数を可変とできるプログラム可能な分
割法レートを備えた櫛形カーブ分割法フィルタの回路ダ
イヤグラムである。
【符号の説明】
１０ データコンバータ １８ デジタルシグマ−デルタ変調器 ２２ アナログ復調器 ９２ デコーダ ８０ バレルシフトセレクタ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 サンプリングレート変換を提供するため
    のデータコンバータであって、 クロック信号（例えば、ＣＫＯＳ，ＣＫＬ１，ＣＰＤ，
    またはＣＰＩ）、分割ダウンクロック信号（例えば、Ｃ
    ＫＭ１，ＣＫＬ１，ＣＫＬ２，ＣＰＤＭ２，またはＣＰ
    ＩＬ３）、および第１のデジタル信号サンプルを第１の
    レートで受信するための第１のコンバータ（例えば、７
    ２０，８４，７８，３５２，または３５６）であって、
    第１のデジタル信号サンプルを第２のレートで第２のデ
    ジタル信号サンプルに変換し、第２のレートに対する第
    １のレートの比率が第１の変換レート係数である第１の
    （例えば、７２０，８４，７８）コンバータと、 クロック信号（例えば、ＣＫＯＳ，ＣＫＬ１，ＣＰＤ，
    またはＣＰＩ）を受信するため及びクロック信号を分割
    ダウンして分割ダウンクロック信号（例えば、ＣＫＭ
    １，ＣＫＬ１，ＣＫＬ２，ＣＰＤＭ２，またはＣＰＩＬ
    ３）を生成する第１のプログラム可能なカウンタ（例え
    ば、２４，７４，７６，３５１，３５７）であって、第
    １の変換レート係数を選択的に決定するためにプログラ
    ム可能である第１のプログラム可能なカウンタ（例え
    ば、２４，７４，７６，３５１，３５７）とを有してな
    ることを特徴とするデータコンバータ。
  2. 【請求項２】 分割法であるサンプリングレート変換に
    おける第１のレートが第２のレートより大きいことを特
    徴とする請求項１記載のデータコンバータ。
  3. 【請求項３】 補間法であるサンプリングレート変換に
    おける第１のレートが第２のレートより低いことを特徴
    とする請求項１記載のデータコンバータ。
  4. 【請求項４】 分割ダウンクロック信号、更なる分割ダ
    ウンクロック信号、および第２のデジタル信号サンプル
    を第２のレートで受信するための第２のコンバータ（例
    えば、３５２，７８，または８４）であって、第２のデ
    ジタル信号サンプルを第３のレートで第３のデジタル信
    号サンプルに変換し、第３のレートに対する第２のレー
    トの比率が第２の変換レート係数である第２のコンバー
    タ（例えば、３５２，７８，または８４）と、 分割ダウンクロック信号を受信するため及び分割ダウン
    クロック信号を分割ダウンして更なる分割ダウンクロッ
    ク信号を生成する第２のプログラム可能なカウンタ（例
    えば、３５１，７６，３５７）であって、第２の変換レ
    ート係数を選択的に決定するためにプログラム可能であ
    る第２のプログラム可能なカウンタ（例えば、３５１，
    ７６，３５７）とを更に有してなることを特徴とする請
    求項１記載のデータコンバータ。
  5. 【請求項５】 分割法であるサンプリングレート変換に
    おける第３のレートが第２のレートより大きいことを特
    徴とする請求項４記載のデータコンバータ。
  6. 【請求項６】 補間法であるサンプリングレート変換に
    おける第３のレートが第２のレートより低いことを特徴
    とする請求項４記載のデータコンバータ。
  7. 【請求項７】 前記第１および第２のコンバータ（例え
    ば、３５２，３５６）の１つが内部にあり、信号変換の
    少なくとも１つのステージが内部で行なわえるデジタル
    プロセッサ（例えば、５０）を更に有してなることを特
    徴とする請求項４記載のデータコンバータ。
  8. 【請求項８】 デジタルプロセッサ内で行われるサンプ
    リングレート変換が補間法であることを特徴とする請求
    項７記載のデータコンバータ。
  9. 【請求項９】 デジタルプロセッサ内で行われるサンプ
    リングレート変換が分割法であることを特徴とする請求
    項７記載のデータコンバータ。
  10. 【請求項１０】 第１および第２のコンバータの間に位
    置し、第２のデジタル信号を第２のレートで受信し、ま
    た第２のデジタルサンプルを一時的に記憶するレジスタ
    （例えば、４４または６４）を更に有し、第１および第
    ２のコンバータの間にはバッファが設けられていること
    を特徴とする請求項７記載のデータコンバータ。
  11. 【請求項１１】 レジスタ（例えば、４４または６４）
    がＦＩＦＯレジスタであることを特徴とする請求項１０
    記載のデータコンバータ。
  12. 【請求項１２】 サンプリングレート変換を提供するた
    めのデータコンバータであって、 第１のクロック信号（例えば、ＣＫＯＳ）、第１の分割
    ダウンクロック信号（例えば、ＣＫＭ１）、および第１
    のデジタル信号サンプルを第１のレートで受信するため
    の第１のコンバータ（例えば、７２０）であって、第１
    のデジタル信号サンプルを第２のレートで第２のデジタ
    ル信号サンプルに変換し、第２のレートに対する第１の
    レートの比率が第１の分割法係数である第１のコンバー
    タ（例えば、７２０）と、 クロック信号（例えば、ＣＫＯＳ）を受信するため及び
    第１のクロック信号を分割ダウンして第１の分割ダウン
    クロック信号（例えば、ＣＫＭ１）を生成する第１のプ
    ログラム可能なカウンタ（例えば、２４，７４，７６，
    ３５１，３５７）であって、第１の分割法係数を選択的
    に決定するためにプログラム可能である第１のプログラ
    ム可能なカウンタ（例えば、２４，７４，７６，３５
    １，３５７）と、 第２のクロック信号、第２の分割ダウンクロック信号、
    および第２のデジタル信号サンプルを第２のレートで受
    信するための第２のコンバータ（例えば、３５２）であ
    って、第２のデジタル信号サンプルを第３のレートで第
    ３のデジタル信号サンプルに変換し、第３のレートに対
    する第２のレートの比率が第２の分割法係数である第２
    のコンバータ、 第２のクロック信号（例えば、ＣＰＤ）を受信するため
    及び第２のクロック信号（例えば、ＣＰＤ）を分割ダウ
    ンして第２の分割ダウンクロック信号（例えば、ＣＰＤ
    Ｍ２）を生成する第２のプログラム可能なカウンタ（例
    えば、３５１）であって、第２の分割法係数を選択的に
    決定するためにプログラム可能である第２のプログラム
    可能なカウンタ（例えば、３５１）、 第３のクロック信号（例えば、ＣＰＩ）、第３の分割ダ
    ウンクロック信号（例えば、ＣＰＩＬ３）、および第４
    のデジタル信号サンプルを第４のレートで受信するため
    の第３のコンバータ（例えば、３５６）であって、第４
    のデジタル信号サンプルを第５のレートで第５のデジタ
    ル信号サンプルに変換し、第５のレートに対する第４の
    レートの比率が第１の補間法係数である第３のコンバー
    タ（例えば、３５６）、並びに第３のクロック信号（例
    えば、ＣＰＩ）を受信するため及び第３のクロック信号
    （例えば、ＣＰＩ）を分割ダウンして第３の分割ダウン
    クロック信号（例えば、ＣＰＩＬ３）を生成する第３の
    プログラム可能なカウンタ（例えば、３５７）であっ
    て、第１の補間法係数を選択的に決定するためにプログ
    ラム可能である第３のプログラム可能なカウンタ（例え
    ば、３５７）を有してなるデジタルプロセッサ（例え
    ば、５０）と、 第４のクロック信号（例えば、ＣＫＬ１）、第４の分割
    ダウンクロック信号（例えば、ＣＫＬ２）、および第５
    のデジタル信号サンプルを第５のレートで受信するため
    の第４のコンバータ（例えば、７８）であって、第５の
    デジタル信号サンプルを第６のレートで第６のデジタル
    信号サンプルに変換し、第６のレートに対する第５のレ
    ートの比率が第２の補間法係数である第４のコンバータ
    （例えば、７８）と、 第４のクロック信号（例えば、ＣＫＬ１）を受信するた
    め及び第４のクロック信号（例えば、ＣＬＫ１）を分割
    ダウンして第４の分割ダウンクロック信号（例えば、Ｃ
    ＫＬ２）を生成する第４のプログラム可能なカウンタ
    （例えば、７６）であって、第２の補間法係数を選択的
    に決定するためにプログラム可能である第４のプログラ
    ム可能なカウンタ（例えば、７８）とを有してなること
    を特徴とすることを特徴とするデータコンバータ。
  13. 【請求項１３】 第１（例えば７２０）および第２（例
    えば３５２）のコンバータの間に位置し、第２のデジタ
    ル信号を第２のレートで受信し、また第２のデジタルサ
    ンプルを一時的に記憶するレジスタ（例えば、４４）を
    更に有し、第１および第２のコンバータの間にはバッフ
    ァが設けられていることを特徴とする請求項１２記載の
    データコンバータ。
  14. 【請求項１４】 レジスタ（例えば、４４）がＦＩＦＯ
    レジスタであることを特徴とする請求項１３記載のデー
    タコンバータ。
  15. 【請求項１５】 第３（例えば、３５６）および第４
    （例えば、７８）のコンバータの間に位置し、第４のデ
    ジタル信号を第４のレートで受信し、また第４のデジタ
    ルサンプルを一時的に記憶するレジスタ（例えば、６
    ４）を更に有し、第３および第４のコンバータの間には
    バッファが設けられていることを特徴とする請求項１２
    記載のデータコンバータ。
  16. 【請求項１６】 レジスタ（例えば、６４）がＦＩＦＯ
    レジスタであることを特徴とする請求項１５記載のデー
    タコンバータ。
  17. 【請求項１７】 第１（例えば７２０）および第２（例
    えば３５２）のコンバータの間に位置し、第２のデジタ
    ル信号を第２のレートで受信し、また第２のデジタルサ
    ンプルを一時的に記憶する第１のレジスタ（例えば、４
    ４）と、 第３（例えば、３５６）および第４（例えば、７８）の
    コンバータの間に位置し、第４のデジタル信号を第４の
    レートで受信し、また第４のデジタルサンプルを一時的
    に記憶するレジスタ（例えば、６４）とを更に有し、第
    １および第２のコンバータの間には第１のバッファが設
    けられており、第３および第４のコンバータの間には第
    ２のバッファが設けられていることを特徴とする請求項
    １２記載のデータコンバータ。
  18. 【請求項１８】 第１のレジスタ（例えば、４４）と第
    ２のレジスタ（例えば、６４）の１つがＦＩＦＯレジス
    タであることを特徴とする請求項１７記載のデータコン
    バータ。
JP6311066A 1993-12-16 1994-12-15 プログラム可能な分割法または補間法係数を備えたデータコンバータ Pending JPH07202634A (ja)

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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572608A (en) * 1994-08-24 1996-11-05 International Business Machines Corporation Sinc filter in linear lumen space for scanner
CA2160045C (en) * 1994-10-13 1999-04-27 Thad J. Genrich Parallel cascaded integrator-comb filter
JP3037582B2 (ja) * 1995-04-12 2000-04-24 シャープ株式会社 デジタルデータのバッファリング装置
US5719571A (en) * 1995-09-22 1998-02-17 Sony Corporation Sampling rate converting method and apparatus
US5731769A (en) * 1995-12-04 1998-03-24 Motorola, Inc. Multi-rate digital filter apparatus and method for sigma-delta conversion processes
US5748126A (en) * 1996-03-08 1998-05-05 S3 Incorporated Sigma-delta digital-to-analog conversion system and process through reconstruction and resampling
US5880980A (en) * 1996-09-30 1999-03-09 Rockwell International Corporation Distributed decimation sample rate conversion
US6005901A (en) * 1997-02-27 1999-12-21 Advanced Micro Devices Arrangement for asynchronous decimation using a frequency ratio estimator and method thereof
US6061410A (en) * 1997-02-27 2000-05-09 Advanced Micro Devices Frequency ratio estimation arrangement and method thereof
JP3087833B2 (ja) * 1997-03-12 2000-09-11 日本電気株式会社 サンプル周波数変換装置
US6084916A (en) * 1997-07-14 2000-07-04 Vlsi Technology, Inc. Receiver sample rate frequency adjustment for sample rate conversion between asynchronous digital systems
DE69734770T2 (de) * 1997-09-30 2006-08-03 Conexant Systems, Inc., Newport Beach Abtastratenumsetzung mit verteilter Dezimation
KR100251736B1 (ko) * 1997-12-29 2000-04-15 윤종용 직렬 데이터의 전송속도 변환 장치
US6240132B1 (en) * 1998-02-03 2001-05-29 Adtran, Inc. Mechanism for interpolating among samples of received communication signal using asynchronous high speed clock which is a nominal multiple of recovered signalling baud rate
US6232900B1 (en) 1998-02-10 2001-05-15 Lucent Technologies, Inc. Second order digital filter requiring only one sigma delta modulator
US6202198B1 (en) 1998-04-21 2001-03-13 Neoprobe Corporation Programmable integrated analog input/output circuit with distributed matching memory array
JP2002506603A (ja) 1998-04-27 2002-02-26 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 多項式補間を用いたサンプルレート変換器
WO1999065147A1 (fr) * 1998-06-12 1999-12-16 Hitachi, Ltd. Convertisseur a/n, n/a a surechantillonnage
US6281829B1 (en) * 1998-08-28 2001-08-28 Globespan, Inc. Multi-mode analog front-end
WO2001024064A1 (en) * 1999-09-29 2001-04-05 The Ohio State, University Research Foundation A programmable integrated analog input/output circuit with distributed matching memory array
US6553087B1 (en) * 2000-05-04 2003-04-22 2Wire, Inc. Interpolating bandpass filter for packet-data receiver synchronization
DE10024267A1 (de) * 2000-05-17 2001-11-29 Bosch Gmbh Robert Rundfunkempfänger für den Empfang von digitalen Rundfunksignalen und Verfahren zum Empfang von digitalen Rundfunksignalen
US20020126029A1 (en) * 2001-03-08 2002-09-12 Grale Trenton John Programmable test modulator for selectively generating test signals of delta-sigma order N
US7263049B2 (en) 2002-05-24 2007-08-28 Koninklijke Philips Electronics N. V. Semi-synchronous receiver and apparatus for reading information
GB2391731A (en) * 2002-08-07 2004-02-11 Zarlink Semiconductor Ltd Conversion circuit, tuner and demodulator
US6965339B2 (en) * 2004-04-07 2005-11-15 Motorola, Inc. Method and system for analog to digital conversion using digital pulse width modulation (PWM)
DE102004024645B4 (de) * 2004-05-18 2010-03-11 Infineon Technologies Ag Verfahren und Vorrichtung zur Reduzierung der Signalbilder am Ausgang eines Digital-Analog-Umsetzers
US7064685B1 (en) * 2004-10-20 2006-06-20 Altera Corporation Data converter with reduced component count for padded-protocol interface
US7250892B2 (en) 2005-09-06 2007-07-31 Verigy (Singapore) Pte. Ltd. Data converter with integrated MEMS resonator clock
JP2009232426A (ja) * 2008-03-25 2009-10-08 Toshiba Corp サンプルレート変換器及びこれを用いた受信機
JP5221446B2 (ja) * 2009-05-19 2013-06-26 株式会社東芝 干渉除去装置および通信装置
US8085179B2 (en) * 2010-02-27 2011-12-27 Infineon Technologies Ag Analog-to-digital converter
US9898193B2 (en) * 2012-01-23 2018-02-20 Endrss + Hauser Gmbh + Co. Kg Application-specific integrated circuit and measurement transmitter having such a circuit
GB2524051A (en) * 2014-03-12 2015-09-16 Univ Ljubljana Apparatus and method for filtering digital signals
EP2966778B1 (en) * 2014-07-11 2016-11-09 The Swatch Group Research and Development Ltd. Digital interpolator and method of interpolating
US20160182015A1 (en) * 2014-12-18 2016-06-23 Vinay Gupta Fractional and integer ratio polyphase interpolation filter
CN110868260B (zh) * 2018-08-27 2021-11-02 李锐洪 脉冲编码调制通带滤波器及获得多个滤波通带的方法
KR102428479B1 (ko) 2021-11-12 2022-08-03 우진라페 주식회사 캐스타블 거푸집 시공용 분체 이송시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0052847B1 (de) * 1980-11-26 1985-07-17 WILLI STUDER AG Fabrik für elektronische Apparate Verfahren und Schaltungsanordnung zur Umsetzung der Abtastfrequenz einer Abtastfolge unter Umgehung der Konversion in ein kontinuierliches Signal
US4460890A (en) * 1982-01-21 1984-07-17 Sony Corporation Direct digital to digital sampling rate conversion, method and apparatus
JPS5997218A (ja) * 1982-11-26 1984-06-05 Mitsubishi Electric Corp デイジタル低域「ろ」
FR2636183B1 (fr) * 1988-08-12 1990-10-12 Thiriet Jean Yves Filtre numerique a debit variable pour modulateur de phase
SG47606A1 (en) * 1988-11-22 1998-04-17 Yamaha Corp Digital filter
US4996528A (en) * 1989-10-30 1991-02-26 Advanced Micro Devices, Inc. Apparatus having shared modular architecture for decimation and interpolation
JP3094419B2 (ja) * 1990-02-19 2000-10-03 ソニー株式会社 サンプリングレート変換装置
JP3190080B2 (ja) * 1990-11-30 2001-07-16 株式会社東芝 サンプリング周波数変換装置
US5144308A (en) * 1991-05-21 1992-09-01 At&T Bell Laboratories Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither
US5113189A (en) * 1991-06-21 1992-05-12 Motorola, Inc. Frequency translating coherent analog to digital conversion system for modulated signals

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