KR950022164A - 데이타 변환기 - Google Patents

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Abstract

본 발명에 따르면, 샘플링 속도를 변환하는 데이타 변환기(720, 84, 78, 352, 356)가 기술된다. 이 변환기는 클럭 신호 (CKOS, CKL1, CPD 또는 CPI), 분주된 클럭 신호(CKM1, CKL1,CKL2,CPDM2, 또는 CPIL3)및 제1속도에서의 제1디지탈 신호 샘플을 수신한다. 이 변환기는 제1디지탈 신호 샘플을 제2속도에서의 제2 디지탈 신호 샘플로 변환한다. 상기 제1속도와 상기 제2속도와의 비는 제1변환 속도 계수로서 정의된다. 제1프로그램 가능 카운터(24,74,76,351,357)는 상기 클럭 신호를 수신하고 상기 클럭 신호를 분주하여 상기 분주된 클럭 신호를 발생한다.상기 제1프로그램 가능 카운터는 상기 제1 변환 속도 계수를 선택적으로 결정하는데 프로그램가능하다.
다른실시예에 있어서, 제2데이타 변환기(352)는 다른 상태의 샘플링 속도 변환을 제공한다. 상기 제2 데이타 변환기(352)는 상기 분주된 클럭 신호, 이차적으로 분주된 클럭 신호 및 제2 디지탈 신호 샘플을 상기 제2 디지탈 신호 샘플을 제3속도에서의 디지탈 신호 샘플로 변환한다. 상기 제2속도와 상기 제3속도와의 비는 제2변환속도 계수로서 정의된다. 제2프로그램 가능 카운터(351)는 상기 분주된 클럭 신호를 수신하여 디를 분주하여 상기 이차적으로 분주된 클럭 신호를 발생한다. 상기 제2프로그램가능 카운터(351)는 상기 제2 변환 속도 계수를 선택적으로 결정하는데 프로그램가능하다.
*선택도:제1도

Description

데이타 변환기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 데이타 변환기의 블록도.
제2도는 제1도에 도시된 데이타 변환기 일부의 블록도.

Claims (18)

  1. 클럭 신호 (CKOS, CKL1, CPD 또는 CPI), 분주된 클럭 신호(CKM1, CKL1,CKL2,CPDM2, 또는 CPIL3)및 제1속도에서의 제1디지탈 신호 샘플을 수신(720, 84, 78, 352, 356), 상기 제1디지탈 신호 샘플을 제2속도에서의 제2 디지탈 신호 샘플로 변환하는(720, 84 또는 78) 제1 변환기를 포함하며, 상기 제1속도 대상기 제2속도의 비는 제1 변환 속도 계수인, 샘플링 속도를 변환하는 데이타 변환기에 있어서, 상기 클럭 신호(CKOS, CKL1, CPD 또는 CPI)를 수신하고, 상기 클럭 신호를 분주하여, 상기 분주된 클럭신호(CKM1, CKL1, CKL2, 또는 CPIL3)를 발생하며 상기 제1변환 속도 계수를 선택적으로 결정하는데 프로그램 가능한 제1프로그램가능 카운터(24,74,76,351,357)를 포함하는 데이타 변환기.
  2. 제1항에 있어서, 상기 제1속도는 상기 제2속도보다 커서 추림이 되는 샘플링 속도를 변환시키는 데이타 변환기.
  3. 제1항에 있어서, 상기 제1속도는 상기 제2속도보다 낮아서 보간이 되는 샘플링 속도 변환을 일으키는 데이타 변환기.
  4. 제1항에 있어서, 분주된 클럭 신호, 이차적으로 분주된 클럭 신호 및 상기 제2속도에서의 제2디지탈 신호샘플을 수신하고 상기 제2디지탈 신호 샘플을 제3속도의 제3디지탈 신호 샘플로 변환하는 제2변환기(352,78또는 84)와, 상기 제2속도 대 상기 제3속도와의 비는 제2변환 속도 계수이며, 상기 분주된 클럭 신호를 수신하고 상기 분주된 클럭 신호를 분주하여 상기 이차적으로 분주된 클럭 신호를 발생하며 상기 제2변환 속도 계수를 선택적으로 결정하는데 프로그램가능한 제2프로그램가능 카운터(351,76,357)를 포함하는 데이타 변환기.
  5. 제4항에 있어서, 상기 제3속도는 상기 제2속도보다 커서, 추림이 되는 샘플링 속도 변환을 이루게하는 데이타 변환기.
  6. 제4항에 있어서, 상기 제3속도는 상기 제2속도보다 낮아서 보간이 되는 샘플링 속도 변환을 이루게하는 데이타 변환기
  7. 제4항에 있어서, 디지탈 처리기(50), 상기 디지탈 처리기(50)내 상기 제1및 제2변환기(352,356)중의 하나를 더 포함하므로써 상기 신호 변환단중의 적어도 하나가 상기 디지탈 처리기내에서 성취되는 데이타 변환기.
  8. 제7항에 있어서, 상기 디지탈 처리기에서 성취된 상기 샘플링 속도 변환은 보간인 데이타 변환기.
  9. 제7항에 있어서, 상기 디지탈 처리기에서 성취된 상기 샘플링 속도 변환은 추림인 데이타 변환기.
  10. 제7항에 있어서, 상기 제1 및 제2변환기 사이에 배치되어 있고 상기 제2속도에서의 제2디지탈 신호 샘플을 수신하고 상기 제2디지탈 신호 샘플을 일시적으로 저장하는 레지스터(44또는 64)를 더 포함함으로써 상기 제1및 제2변환기 사이에 버퍼를 제공하는 데이타 변환기.
  11. 제10항에 있어서, 상기 레지스터(44또는 64)는 선입 선출 레리스터인 데이타 변환기.
  12. 샘플링 속도를 변환하는 데이타 변환기에 있어서; 제1클럭 신호 (CKOS), 제1분주클럭신호(CKM1)및 제1속도에서의 제1디지탈 신호 샘플을 수신하고, 상기 제1디지탈 신호 샘플을 제2속도에서의 제2디지탈 신호샘플로 변환하는 제1변환기(720)와, 상기 제1클럭 신호(CKOS)를 수신하고, 상기 제1클럭 신호를 분주하여, 상기 제1분주 클럭 신호(CKM1)를 발생하며 상기 제1추림 계수를 선택적으로 결정하는데 프로그램가능한 제1프로그램가능 카운터(24)와; 디지탈 프로세서(50)를 포함하며, 상기 디지탈 프로세서는: 제2클럭 신호(CPD)제2클럭 신호 및 상기 제2속도에서의 제2디지탈 신호 샘플을 수신하고 상기 제2디지탈 신호 샘플을 제3속도에서의 제3디지탈 신호 샘플로 변환하는 제2변환기(352)와, 상기 제2속도 대 상기 제3속도와의 비는 제2추림 계수이며, 상기 제2클럭 신호(CPD)를 수신하고 상기 제2클럭 신호(CPD)를 분주하여 상기 제2클럭 신호(CPD)를 분주하여 상기 제2추림 계수를 선택적으로 결정하는데 프로그램가능한 제2프로그램가능 카운터(351)와; 제3클럭 신호(CPI)제3분주 클럭 신호(CPIL3)및 제4속도에서의 제4디지탈 신호 샘플을 수신하고 상기 제4디지탈 신호 샘플 을 제5속도의 제5디지탈 신호 샘플로 변환하는 제3변환기(356)와 상기 제4속도 대 상기 제5속도와의 비는 제1보간 계수이며; 상기 제3클럭 신호(CPI)를 수신하고 상기 제3클럭 신호(CPI)를 분주하여 상기 제3분주 클럭 신호(CPIL3)를 발생하며, 상기 제1보간 계수를 선택적으로 결정하는데 프로그램가능한 제3프로그램가능 카운터 (357)와; 제4클럭 신호(CKL1),제4분주 클럭 신호(CKL2)및 제5속도에서의 제5디지탈 신호 샘플을 수신하고, 상기 제5디지탈 신호 샘플을 제6속도에서의 제6디지탈 신호 샘플로 변환하는 제4변환기(78)와; 상기 제4클럭 신호(CKL1)를 수신하고, 상기 제4클럭 신호 (CKL1)분주하여, 상기 제4분주 클럭 신호 (CKL2)를 발생하며 상기 제2보간 계수를 선택적으로 결정하는데 프로그램 가능한 제4프로그램 가능 카운터(76)를 포함하는 데이타 변환기.
  13. 제12항에 있어서, 상기 제1 및 제2변환기(720및 352)사이에 배치되어 상기 제2속도에서의 제2디지탈 신호샘플을 수신하고 상기 제2디지탈 신호 샘플을 일신적으로 저장하는 레지스터(44)를 더 포함함으로써 상기 제1 및 제2변환기 사ㅣ에 버퍼를 제공하는 데이타 변환기.
  14. 제13항에 있어서,상기 레지스터(44)는 선입 선출 레지스터인 데이타 변환기.
  15. 제12항에 있어서, 상기 제3 및 제4변환기(356및 78)사이에 배치되어 사어기 제4속도에서의 제4디지탈 신호샘플을 수신하고 상기 제2 디지탈 신호 샘플을 일시적으로 저장하는 레지스터(64)를 더 포함함으로써 사어기 제3및 제4변환기 사이에 버퍼를 제공하는 데이타 변환기.
  16. 제15항에 있어서, 상기 레지스터(64)는 선입 선출 레지스터인 데이타 변환기.
  17. 제12항에 있어서, 상기 제1 및 제2변환기(720및 352)사이에 배치되어 상기 제2속도에서의 제2 디지탈 신호 샘플을 수신하고 상기 제2디지탈 신호 샘플을 일시적으로 저장하는 제1레지스터(44)와 ; 상기 제3 및 제4변환기(356및78)사이에 배치되어 사어기 제4속도에서의 제4디지탈 신호 샘플을 수신하고 상기 제4디지탈 신호 샘플을 일시적으로 저장하는 제2레지스터(64)를 더 포함함으로써 상기 제1 및 제2변환기 사이에는 상기 제1 버퍼가 제공되고 상기 제3 및 제4 변환기 사이에는 상기 제2 버퍼가 제공되는 데이타 변환기.
  18. 제17항에 있어서, 상기 제1레지스터(44)와 상기 제2레지스터(64)중의 하나는 선입 선출 레지스터인 데이타 변환기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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