JP5221446B2 - 干渉除去装置および通信装置 - Google Patents

Description

本発明は、アナログ信号へのデジタル信号の干渉を除去する干渉除去装置に関する。

従来、通信装置においてデジタル復調を行う場合に、アナログ信号線と非同期系のデジタル信号線とが近接していると、デジタル信号のトグルがアナログ信号に干渉し、アナログ信号に鋭いピークが現れることがある。このように干渉の影響を受けたアナログ信号をサンプリングすると、このピークも取り込まれてしまうため、データに大きなノイズがのることとなり、通信の品質が低下する、という問題が発生する。このような問題への対策としては、たとえば、デジタル、アナログが近接した信号線配置を避ける、というレイアウト工程での対策が考えられるが、集積度が増すにつれて、このようなレイアウト段階での対策は困難となる。また、誤り訂正符号による対策も考えられるが、本来の誤り訂正能力に比べてパフォーマンスが低下することになる。そのため、アナログ信号へのデジタル信号の干渉を除去する方法として、デジタルフィルタによる内挿処置によって干渉の影響を除去する技術が、下記特許文献１において開示されている。また、サンプリングのタイミングをずらして干渉の影響を低減する技術が、下記特許文献２、３において開示されている。

しかしながら、下記特許文献に記載の従来技術では、干渉源のデジタル信号とサンプリングクロックが同期系の場合に効果が限定され、非同期系の場合には良好な通信品質を得ることができない、という問題があった。

特開平０６−２５２９７３号公報 特開平０９−１５３８０２号公報 特開２００１−５３６０９号公報

本発明は、上記に鑑みてなされたものであって、干渉源のデジタル信号とサンプリングクロックが非同期の場合においても、アナログ信号に対する干渉を除去することが可能な干渉除去装置を提供することを目的とする。

本願発明の一態様によれば、所望の出力周波数のＭ倍（Ｍは２以上の整数）の周波数で入力アナログ信号に対してＡ／Ｄ変換を行うＡ／Ｄ変換手段と、前記Ａ／Ｄ変換後のデジタル信号をシンボル単位にＭ個の出力先に対して所定順に振り分ける振分処理を、繰り返し行うシリアル／パラレル変換手段と、各振分処理において最も早いタイミングで振り分けられた信号を入力し、フィルタ演算後の信号を前記所望の出力周波数で出力するデジタルフィルタ手段と、各振分処理において最も早いタイミングで振り分けられた信号以外のＭ−１個の信号をそれぞれ入力し、フィルタ演算を行うとともに、補間処理により、前記振分処理において前記デジタルフィルタ手段に振り分けられた信号を生成し、当該信号を前記所望の出力周波数で出力するＭ−１個の補間フィルタ手段と、前記所望の出力周波数のＭ倍の周波数で入力デジタル信号をサンプリングするサンプリング手段と、前記サンプリング手段によるサンプリング結果に基づいて、前記デジタルフィルタ手段および前記Ｍ−１個の補間フィルタ手段の中から、前記入力デジタル信号による干渉の影響が小さいフィルタ手段を判定する判定手段と、前記判定手段による判定結果に基づいて、前記デジタルフィルタ手段および前記Ｍ−１個の補間フィルタ手段が出力する信号の中から１つを選択して出力するセレクタ手段と、を備えることを特徴とする干渉除去装置、が提供される。

本発明によれば、干渉源のデジタル信号とサンプリングクロックが非同期系の場合においても、アナログ信号へのデジタル信号の干渉を除去することができる、という効果を奏する。

図１は、干渉除去装置の構成例を示す図である。 図２は、干渉を除去する処理を示すフローチャートである。 図３は、干渉除去装置への入力波形を示す図である。 図４は、判定部の判定処理を示す図である。 図５は、セレクタ部の入出力波形を示す図である。 図６は、干渉除去装置の構成例を示す図である。 図７は、干渉除去装置への入力波形を示す図である。 図８は、干渉を除去する処理を示すフローチャートである。 図９は、判定部の判定処理を示す図である。 図１０は、干渉除去装置の構成例を示す図である。 図１１は、干渉除去装置への入力波形を示す図である。 図１２は、干渉を除去する処理を示すフローチャートである。 図１３は、ＦＩＲフィルタ１２の構成例を示す図である。 図１４は、ＦＩＲフィルタのタップ係数を示す図である。 図１５は、判定部の構成例を示す図である。

以下に添付図面を参照して、本発明の実施の形態にかかる干渉除去装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態の干渉除去装置の構成例を示す図である。干渉除去装置は、Ａ／Ｄ（Analogue／Digital）変換部１と、Ｓ／Ｐ（serial／parallel）変換部２と、ＦＩＲ（Finite Impulse Response）フィルタ３，４と、ＦＦ（フリップフロップ）５と、判定部６と、セレクタ部７と、を備える。

Ａ／Ｄ変換部１は、アナログ信号をデジタル信号に変換する。本実施の形態では、一例として、サンプリングクロックを８０ＭＨｚとする。Ｓ／Ｐ変換部２は、Ａ／Ｄ変換部１から出力されたシンボルに対してシリアル／パラレル変換を行う。ＦＩＲフィルタ３、ＦＩＲフィルタ４は、本実施の形態で一例として使用するデジタルフィルタである。また、ＦＩＲフィルタ４は、ＦＩＲフィルタ３と出力タイミングをあわせるための補間処理を行う。ＦＦ５は、デジタル信号であるＰＣＩ（Peripheral Component Interconnect）クロックをサンプリングして、Ｈ／Ｌを検出する（ＰＣＩクロックサンプルを出力する）。本実施の形態では、サンプリングクロックを８０ＭＨｚとする。判定部６は、ＦＦ５から出力されたＰＣＩクロックサンプルに基づいて、ＦＩＲフィルタ３，ＦＩＲフィルタ４のどちらのフィルタが出力するシンボルを選択出力するか、を判定する。セレクタ部７は、判定部６の判定結果に基づいて、ＦＩＲフィルタ３，ＦＩＲフィルタ４のいずれかが出力するシンボルを選択して出力する。

つづいて、干渉除去装置による干渉除去処理について、すなわち、アナログ信号に対する干渉を除去する処理について説明する。ここでは、ＩＥＥＥ８０２．１１ａの無線通信システムのアナログ信号入力部に、非同期系のデジタル信号であるＰＣＩクロック信号の立ち上がりが影響を与えている場合を想定する。例えば、映像を伝送する無線通信装置などが該当する。

図２は、干渉を除去する処理を示すフローチャートである。まず、干渉除去装置において、Ａ／Ｄ変換部１が、所望のＡ／Ｄ出力４０Ｍｓｐｓ（ＭＨｚ）の２倍である８０ＭＨｚのサンプリングクロックでＡ／Ｄ変換を行い（ステップＳ１）、Ａ／Ｄ変換後のサンプル信号をＳ／Ｐ変換部２へ出力する。また、ＰＣＩクロックにおけるＨの期間をクロック１周期で少なくとも１箇所検出するために、ＦＦ５が、上記８０ＭＨｚのサンプリングクロックで、デジタル信号であるＰＣＩクロックをサンプリングし（ステップＳ２）、サンプリング後の信号であるＰＣＩクロックサンプルを判定部６へ出力する。ＰＣＩクロックサンプルの立ち上がりは、ＰＣＩクロックがＨに変化してからＬに変化するまでの間のいずれかのタイミングを示している。この８０ＭＨｚという動作周波数は、３３ＭＨｚのＰＣＩクロックの立ち上がりを観測するのに十分な周波数であり、かつ、所望の４０ＭＨｚのサンプリング周波数の逓倍（２倍）となる値である。

ここで、図３は、干渉除去装置への入力波形を示す図である。干渉除去装置に図３（１）に示すような干渉の影響を受けていないアナログ信号を入力する場合に、アナログ信号線の近くにデジタル信号線（ここでは、図３（２）のＰＣＩクロックとする）があると、アナログ信号は、ＰＣＩクロックの立ち上がりのタイミングで干渉を受けて、図３（３）のようにノイズが乗ってしまう。そして、Ａ／Ｄ変換部１が、この干渉の影響を受けたアナログ信号（図３（３））に対して８０ＭＨｚのサンプリングクロック（図３（４））でＡ／Ｄ変換を行うと、たとえば、図３（５）のような波形が出力される。すなわち、ＡＤ変換部１が入力信号（図３（３））にノイズが乗っているタイミングでＡ／Ｄ変換を行った場合は、図３（５）のように、出力波形にもノイズが乗ってしまう。

そのため、干渉除去装置では、Ｓ／Ｐ変換部２が、Ａ／Ｄ変換部１で得られたサンプル信号（シンボル）に対してシリアル／パラレル変換を行う（ステップＳ３）。具体的には、偶数番目のシンボルをＦＩＲフィルタ３に、奇数番目のシンボルをＦＩＲフィルタ４に振り分けて出力する。ＦＩＲフィルタ３には、通常の４０ＭＨｚサンプリングを行った場合と同じ信号が入力され、ＦＩＲフィルタ４には１２．５ｎｓずれたタイミングで４０ＭＨｚサンプリングを行った信号が入力される。

ＦＩＲフィルタ３は、入力されたシンボルに対してフィルタ演算を実施後にセレクタ部７へ出力し、ＦＩＲフィルタ４は、フィルタ演算とあわせて、１２．５ｎｓだけ時間的に前にずらす補間処理を行い、ＦＩＲフィルタ３と同じ出力タイミングで入力されたシンボルをセレクタ部７へ出力する（ステップＳ４）。このような補間処理は、各ＦＩＲフィルタのタップ係数の取り方によって実現可能である。詳細については後述する。

つぎに、判定部６は、ＰＣＩクロックサンプルの立ち上がりを検出し、立ち上がりタイミングがＦＩＲフィルタの出力タイミングと同じ場合に、「ＦＩＲフィルタ４が出力するシンボルを使用する」という判定を行い、判定結果をセレクタ部７へ出力する（ステップＳ５）。一方、その他のタイミングでは、「ＦＩＲフィルタ３が出力するシンボルを使用する」という判定を行い、判定結果をセレクタ部７へ出力する（ステップＳ５）。

セレクタ部７では、判定部６の判定結果に基づいて、ＰＣＩクロックサンプルの立ち上がりタイミングがＦＩＲフィルタの出力タイミングと同じと判定された場合は、ＦＩＲフィルタ４が出力するシンボルを選択し、その他のタイミングと判定された場合はＦＩＲフィルタ３が出力するシンボルを選択し、出力する（ステップＳ６）。ＰＣＩクロックサンプルの立ち上がりタイミングがＦＩＲフィルタの出力タイミングと同じと判定された場合は、サンプルされた信号に強い干渉雑音が乗っていると考えられるため、１２．５ｎｓだけタイミングをずらしてサンプリングした信号に置き換える。これにより、干渉の影響を低減することができる。

図４は、判定部６の判定処理の具体例を示す図である。たとえば、ＦＦ５がＰＣＩクロック（図４（１））をＡ／Ｄ変換部１と同じサンプリングクロック（図４（２））でサンプリングした場合、ＦＦ５の出力であるＰＣＩクロックサンプルは、図４（３）のように表すことができる。ここで、判定部６は、ＰＣＩクロックサンプルの立ち上がりを検出し、検出した立ち上がりタイミングとＦＩＲフィルタの出力タイミングが同一となる場合に（図４（４））、「ＦＩＲフィルタ４が出力するシンボルを使用する」旨の判定結果をセレクタ部７へ出力する。ここでは、ＦＩＲフィルタ４が出力するシンボルを使用する場合をＨ、ＦＩＲフィルタ３が出力するシンボルを使用する場合をＬ、とする（図４（５））。

図５は、セレクタ部７の入出力波形を示す図である。セレクタ部７は、判定部６による判定結果（図５（３））がＬの範囲ではＦＩＲフィルタ３が出力するシンボル（図５（１））を選択し、判定結果がＨの範囲ではＦＩＲフィルタ４が出力するシンボル（図５（２））を選択する。この結果、セレクタ部７の出力は、図５（４）のようになる。このように、本実施の形態の干渉除去装置では、４０ＭＨｚのサンプリング周波数でＡ／Ｄ変換を行った場合の出力であるＦＩＲフィルタ３の出力（図５（１））と比較して、ノイズ成分が除去されたＡ／Ｄ出力を得ることができる。

なお、ＦＩＲフィルタ３とＦＩＲフィルタ４におけるタップ係数は、以下の方法により求めることができる。まず、２０ＭＨｚの帯域幅を持つｓｉｎｃ関数を作成し、ｓｉｎｃ関数のピークがサンプリングに含まれるように４０ＭＨｚでサンプリングする。この値をタップ係数とすることにより、通常の４０ＭＨｚ動作のＦＩＲフィルタを設計できる。ＦＩＲフィルタ３にはこの係数を適用する。また、このｓｉｎｃ関数を１２．５ｎｓずれたタイミング（ここでは、前にずらすタイミングとする。）で４０ＭＨｚサンプリングを行い、もう一組タップ係数を得る。ＦＩＲフィルタ４にはこちらのタップ係数を適用する。

仮にＦＩＲフィルタ３とＦＩＲフィルタ４に同じ波形を入力すると、ＦＩＲフィルタ４は、ＦＩＲフィルタ３の出力に対し、１２．５ｎｓ前の波形を出力する。したがって、本実施の形態のように、ＦＩＲフィルタ４への入力信号が、ＦＩＲフィルタ３への入力信号に対して１２．５ｎｓ遅れてサンプリングされた信号である場合には、ＦＩＲフィルタ３とＦＩＲフィルタ４の出力信号間ではこのずれが補間され、２つのＦＩＲフィルタからの出力信号は同じタイミングとなる。そのため、干渉の影響を受けたＦＩＲフィルタ３の出力シンボルを、ＦＩＲフィルタ４の出力シンボルに置き換えることができる。

以上説明したように、本実施の形態では、Ａ／Ｄ変換部において、所望のＡ／Ｄ出力周波数の２倍の周波数でＡ／Ｄ変換を行い、また、アナログ信号に干渉するデジタル信号についても、所望のＡ／Ｄ出力周波数の２倍の周波数でサンプリングする。そして、Ａ／Ｄ変換後のサンプル信号を交互に異なるＦＩＲフィルタに出力し、デジタル信号をサンプリングした信号の値に基づいて、デジタル信号による干渉の小さい方のＦＩＲフィルタの出力を選択することとした。これにより、デジタル信号とサンプリングクロックが非同期の場合においても、デジタル信号による干渉を除去したＡ／Ｄ出力を得ることができる。

なお、本実施の形態では、一例として、サンプリングする周波数を所望のＡ／Ｄ出力の２倍とする場合について説明したが、これに限定するものではない。逓倍であればよいので、たとえば、３倍，４倍とすることも可能である。

また、本実施の形態では、一例として、デジタル信号の立ち上がりがアナログ信号に対して影響を与える場合について説明したが、これに限定するものではなく、デジタル信号の立ち下がり、または、デジタル信号の立ち上がりおよび立ち下がりの両方が、アナログ信号に対して影響を与える場合についても適用可能である。

また、本実施の形態では、一例として、デジタル信号であるＰＣＩクロックをサンプリングするときにＦＦを使用する場合について説明したが、これに限定するものではなく、デジタル信号の値をＨ／Ｌ検出できるサンプリング器であればよい。

また、本実施の形態では、一例として、ＦＩＲフィルタを使用する場合について説明したが、これに限定するものではなく、ディレイチェーンや補間フィルタ等を適用することも可能である。例えば、補間フィルタでは、置き換えるべきシンボルを、Ｓ／Ｐ変換部によって交互に入力されたシンボルを用いて演算処理で算出してもよい。

また、非同期系のデジタル信号からの干渉が強くなる周期が既知の場合、デジタル信号の立ち上がりまたは立ち下がりだけを検出したいのであれば干渉が強くなる周期の１／２以下、デジタル信号の立ち上がりと立ち下がりを検出したいのであれば干渉が強くなる周期の１／４以下、をそれぞれ超えない程度までサンプリング周期を大きくすることができる。これにより、ＦＩＲフィルタの構成を簡素にすることができ、使用電力を低減することができる。

また、本実施の形態では、一例として、サンプリングのタイミングをサンプリングクロックの立ち上がりとしていたが、これに限定するものではない。サンプリングクロックの立ち下がりのタイミングを利用してもよいし、立ち上がりと立ち下がりの両方のタイミングを利用してもよい。このような場合においても、使用電力を低減することができる。

（第２の実施の形態）
本実施の形態では、アナログ信号のＡ／Ｄ変換および干渉源クロックのサンプリングを、所望のＡ／Ｄ出力周波数の４倍の周波数で行う場合について説明する。以下、第１の実施の形態と異なる部分について説明する。

図６は、第２の実施の形態の干渉除去装置の構成例を示す図である。干渉除去装置は、Ａ／Ｄ変換部１ａと、Ｓ／Ｐ変換部２ａと、ＦＩＦＯ部８と、補間フィルタ９，１０，１１と、ＦＦ５ａと、判定部６ａと、セレクタ部７ａと、を備える。

Ａ／Ｄ変換部１ａは、アナログ信号をデジタル信号に変換する。本実施の形態では、一例として、サンプリングクロックを１６０ＭＨｚとする。Ｓ／Ｐ変換部２ａは、Ａ／Ｄ変換部１ａから出力されたシンボルに対してシリアル／パラレル変換を行う。ＦＩＦＯ部８は、入力した順にシンボルを出力するバッファである。補間フィルタ９，１０，１１は、ＦＩＦＯ部８と出力タイミングをあわせるための補間処理を行うデジタルフィルタである。ＦＦ５ａは、デジタル信号である干渉源クロックをサンプリングして、Ｈ／Ｌを検出する。本実施の形態では、サンプリングクロックを１６０ＭＨｚとする。判定部６ａは、ＦＦ５ａから出力された干渉源クロックサンプルに基づいて、ＦＩＦＯ部８、補間フィルタ９，１０，１１のうちのいずれが出力するシンボルを選択出力するか、を判定する。セレクタ部７ａは、判定部６ａの判定結果に基づいて、ＦＩＦＯ部８、補間フィルタ９，１０，１１のいずれかが出力するシンボルを選択して出力する。

ここで、サンプリング対象のアナログ信号と、干渉源としてのデジタル信号線の関係を説明する。なお、デジタル信号線はデジタル信号のバスであり、干渉源クロック線と多数の干渉源データ線から成り立っているものとする。図７は、干渉除去装置への入力波形を示す図である。図７（１）が１６０ＭＨｚのサンプリングクロックを表す。干渉源クロックと干渉源データ線のタイミング関係およびアナログ信号への干渉は、干渉源クロック（図７（２））、干渉源データ線（図７（３））、干渉の影響（図７（４））の通りであり、干渉源クロックが立ち下がるときに干渉源データ線も値を変える。このバスの受信側は、クロックの立ち上がりで信号を受け取ることを想定している。このバスのデータ線の本数は数十本ととても多く、アナログ信号は、クロックの立ち上がりや立ち下がりよりもデータ線のトグルのタイミングで多大な干渉を受けるものとする。また、この干渉の影響は時間とともに徐々に減っていくものとする。なお、干渉源クロックサンプル（図７（５））は、サンプリングクロック（図７（１））で干渉源クロックをサンプリングしたときの値を示すものである。

本来、干渉除去装置には、図７（６）の点線部分で示すような干渉の影響を受けていないアナログ信号が入力されることが理想であるが、実際は、干渉源データ線のデータ値が変わるタイミングである干渉源クロックの立ち下がりのタイミングで干渉の影響（図７（４））を受け、図７（６）の実線部分が示すようなアナログ信号が入力されることになる。干渉を受けたアナログ信号は、例えば、図７（６）のアナログ信号の波形のように、干渉の大きいタイミング（図７（４））では波形にノイズが乗る。この干渉の大きいサンプルを避けて信号を出力するために、本実施の形態では、干渉除去装置が、以下の動作によりアナログ信号への干渉を除去する。

図８は、干渉を除去する処理を示すフローチャートである。まず、Ａ／Ｄ変換部１ａが、所望のＡ／Ｄ出力４０Ｍｓｐｓ（ＭＨｚ）の４倍である１６０ＭＨｚのサンプリングクロックでＡ／Ｄ変換を行い（ステップＳ１ａ）、Ａ／Ｄ変換後のサンプル信号をＳ／Ｐ変換部２ａへ出力する。また、ＦＦ５ａが、上記１６０ＭＨｚのサンプリングクロックで、干渉源クロックをサンプリングし（ステップＳ２ａ）、サンプリング後の信号である干渉源クロックサンプルを判定部６ａへ出力する。図７の干渉源クロックサンプル（図７（５））が、ＦＦ５ａの出力に該当する。なお、この１６０ＭＨｚという動作周波数は、３３ＭＨｚのＰＣＩクロックの立ち上がりを観測するのに十分な周波数であり、かつ、所望の４０ＭＨｚのサンプリング周波数の逓倍（４倍）となる値である。

つぎに、Ｓ／Ｐ変換部２ａが、Ａ／Ｄ変換部１ａで得られたサンプル信号（シンボル）に対してシリアル／パラレル変換を行う（ステップＳ３ａ）。具体的には、ＦＩＦＯ部８、補間フィルタ９、補間フィルタ１０、補間フィルタ１１の順にシンボルを分配し、補間フィルタ１１へシンボルを出力した後は、つぎのシンボルを再びＦＩＦＯ部８へ出力し、これを繰り返し行う。

ＦＩＦＯ部８は、先に入力したシンボルからセレクタ部７ａへ出力し、補間フィルタ９，１０，１１は、ＦＩＦＯ部８の出力タイミングと同一のタイミングになるように補間処理したタイミングで入力したシンボルをセレクタ部７ａへ出力する（ステップＳ４ａ）。具体的には、補間フィルタ９，１０，１１は、ＦＩＦＯ部８に入力されたデータとタイミングを合わせるため、それぞれ６．２５ｎｓ，１２．５ｎｓ，１８．７５ｎｓだけ時間的に前にずらす補間演算を行う。ＦＩＦＯ部８は、これら補間フィルタの演算レイテンシと同じディレイ時間を持つ。結果的に、セレクタ部７ａに同時に入力されるサンプルは、全て時間的に同じタイミングのものになる。これら４つのシンボルのうち、どのシンボルを出力するかは、判定部６ａが干渉源クロックサンプルに基づいて判定する。

つづいて、判定部６ａの判定処理について説明する。図９は、判定部６ａの判定処理を示す図である。干渉源のバスは干渉源クロックの立ち下がり付近が一番干渉の影響が大きく、このタイミングから時間が経過するほど干渉の少ないサンプルになる。そこで、判定部６ａは、ＦＦ５ａの出力である干渉源クロックサンプル（図９（３））から、図９（４）に示すクロックの立ち下がりを検出する。これは、あるサンプリングタイミングで、干渉源クロックサンプルがＨであり、次のサンプリングタイミングで干渉源クロックサンプルがＬになっている箇所を見つけることで検出可能である。

つぎに、判定部６ａは、干渉の強い箇所を推定し干渉の強い箇所を避けるために干渉強度番号を定める（ステップＳ１０）。干渉強度番号は、検出したクロック立ち下がりのＨのタイミングに１を、Ｌのタイミングに２を割り当てる。その後、つぎの立ち下がり検出までは前のタイミングにつけた強度番号に１を加えた値を強度番号とする（図９（５））。このように番号を割り当てると、干渉強度番号が大きいほど干渉が弱いことになる。そして、判定部６ａは、４つのサンプル（Ｓ／Ｐ変換部２ａが分割した数と同数）ごとに、その中から一番干渉の弱いサンプルを１つ判定する。すなわち、４つのサンプルから一番干渉強度番号が大きいものを選ぶ。判定部６ａは、一番干渉強度番号が大きいサンプルに対応するシンボルが入力されているフィルタを判定し、判定結果をセレクタ部７ａへ出力する（ステップＳ５ａ）。フィルタを判定する方法としては、例えば、サンプルを４つごとに分けた場合に、１番目にあたるサンプルのタイミングを、Ｓ／Ｐ変換部２ａによってＦＩＦＯ部８に分配されたサンプルのタイミングと同期させて対応させ、以降、順番に補間フィルタ９，１０，１１に分配されたサンプルと対応させることで、フィルタを特定することができる。セレクタ部７ａは、判定部６ａの判定結果に基づいて、シンボルを出力するフィルタを選択する（ステップＳ６ａ）。

以上説明したように、本実施の形態では、サンプリングクロックを所望のＡ／Ｄ出力の４倍にすることとした。この場合においても、第１の実施の形態同様、デジタル信号による干渉を除去したＡ／Ｄ出力を得ることができる。

（第３の実施の形態）
本実施の形態では、判定部が、ＦＩＲフィルタごとに干渉強度を算出し、干渉強度の小さいＦＩＲフィルタから出力されるシンボルが選択されるように、判定を行う。以下、第１の実施の形態、第２の実施の形態と異なる部分について説明する。

図１０は、第３の実施の形態の干渉除去装置の構成例を示す図である。干渉除去装置は、Ａ／Ｄ変換部１ｂと、Ｓ／Ｐ変換部２ｂと、ＦＩＲフィルタ１２，１３、１４と、ＦＦ５ｂと、判定部６ｂと、セレクタ部７ｂと、を備える。

Ａ／Ｄ変換部１ｂは、アナログ信号をデジタル信号に変換する。本実施の形態では、一例として、サンプリングクロックを１２０ＭＨｚとする。Ｓ／Ｐ変換部２ｂは、Ａ／Ｄ変換部１ｂから出力されたシンボルに対してシリアル／パラレル変換を行う。ＦＩＲフィルタ１２，１３，１４は、本実施の形態で一例として使用するデジタルフィルタである。また、ＦＩＲフィルタ１３，１４は、ＦＩＲフィルタ１２と出力タイミングをあわせるための補間処理を行う。ＦＦ５ｂは、デジタル信号である干渉源クロックをサンプリングして、Ｈ／Ｌを検出する。本実施の形態では、サンプリングクロックを１２０ＭＨｚとする。判定部６ｂは、ＦＦ５ｂから出力された干渉源クロックサンプルに基づいて、ＦＩＲフィルタ１２，１３，１４のうちのいずれが出力するシンボルを選択出力するか、を判定する。セレクタ７ｂは、判定部６ａの判定結果に基づいて、ＦＩＲフィルタ１２，１３，１４のいずれかが出力するシンボルを選択して出力する。

本実施の形態では、Ａ／Ｄ変換部１ｂのサンプリングクロックは１２０ＭＨｚである。これは所望のＡ／Ｄ出力周波数の３倍となる。そのため、干渉除去装置は、３つのＦＩＲフィルタを備えており、Ｓ／Ｐ変換部２ｂから出力されたサンプルがそれぞれのＦＩＲフィルタに３回に１回ずつ入力されることになる。なお、干渉除去装置を搭載する無線通信システムのアプリケーションとして無線ＬＡＮ ＩＥＥＥ８０２．１１ａを想定しており、ＦＩＲフィルタ１２では、入力された４０Ｍｓｐｓの波形に対し、ＩＥＥＥ８０２．１１ａで使用する中心２０ＭＨｚ以外の成分をカットするデジタルフィルタの演算を行う。また、ＦＩＲフィルタ１３，１４では、同様のデジタルフィルタ演算とともに、時間タイミングをＦＩＲフィルタ１２と合わせる補間フィルタの演算を行う。

ここで、サンプリング対象のアナログ信号と、干渉源としてのデジタル信号線の関係を説明する。図１１は、干渉源クロックとアナログ信号への干渉の影響を示す図である。図１１（１）が１２０ＭＨｚのサンプリングクロックを表す。ここでは、干渉源クロック（図１１（２））の立ち上がりの瞬間に干渉の影響が大きくなり、この影響は短い時間で収束する（図１１（３））。この場合、図１１（４）のように、干渉が無い時のアナログ信号を点線部分で、干渉を受けた後のアナログ信号を実線部分で表すことができる。干渉源クロックをＦＦ５ｂでサンプリングした結果が干渉源クロックサンプル（図１１（５））である。判定部６ｂは、この干渉源クロックサンプル、および、各ＦＩＲフィルタのタップ係数の違いに基づいて、各ＦＩＲフィルタの干渉の影響を算出し、干渉の影響の一番少ないＦＩＲフィルタを選択する判定を行う。この判定処理を含めた干渉除去装置の処理について説明する。

図１２は、干渉を除去する処理を示すフローチャートである。まず、Ａ／Ｄ変換部１ｂが、所望のＡ／Ｄ出力４０Ｍｓｐｓの３倍である１２０ＭＨｚのサンプリングクロックでＡ／Ｄ変換を行い（ステップＳ１ｂ）、Ａ／Ｄ変換後のサンプル信号をＳ／Ｐ変換部２ｂへ出力する。また、ＦＦ５ｂが、上記１２０ＭＨｚのサンプリングクロックで、干渉源クロックをサンプリングし（ステップＳ２ｂ）、サンプリング後の信号である干渉源クロックサンプルを判定部６ｂへ出力する。

つぎに、Ｓ／Ｐ変換部２ｂが、Ａ／Ｄ変換部１ｂで得られたサンプル信号（シンボル）に対してシリアル／パラレル変換を行う（ステップＳ３ｂ）。具体的には、Ｓ／Ｐ変換部２ｂは、ＦＩＲフィルタ１２，１３，１４の順にシンボルを分配し、ＦＩＲフィルタ１４へシンボルを出力した後は、つぎのシンボルを再びＦＩＲフィルタ１２へ出力し、これを繰り返し行う。

つぎに、ＦＩＲフィルタ１２は、入力したシンボルに対してフィルタ演算を実施後にセレクタ部７ｂへ出力し、ＦＩＲフィルタ１３，１４は、フィルタ演算とあわせて、ＦＩＲフィルタ１２の出力タイミングと同一のタイミングになるように補間処理を行い、ＦＩＲフィルタ１２と同じ出力タイミングで入力したシンボルをセレクタ部７ｂへ出力する（ステップＳ４ｂ）。

ここで、ＦＩＲフィルタの構成について説明する。図１３は、ＦＩＲフィルタ１２の構成例を示す図である。ＦＩＲフィルタ１２は、ＦＦ２０ａ〜２０ｇと、乗算部２１ａ〜２１ｇと、加算部２２と、を備える。ＦＦ２０ａ〜２０ｇは、入力したサンプル信号を蓄積する。具体的には、ディレイフリップフロップを用いることができる。乗算部２１ａ〜２１ｇは、入力した各サンプル信号にタップ係数を乗算する。加算部２２は、各乗算部によって得られた値を加算して出力する。

ＦＩＲフィルタ１２にサンプル信号が入力されると、ＦＦ２０ａ〜２０ｇが、サンプル信号を蓄積する。そして、乗算部２１ａ〜２１ｇが、各ＦＦ２０ａ〜２０ｇに蓄積されたサンプル信号に対して、各タップ係数ａ〜ｇの値を乗算する。加算部２２は、乗算部２１ａ〜２１ｇの乗算結果を全て加算し、加算した結果を出力する。

ここで、ＦＦ２０ａ〜２０ｇが蓄積するサンプル信号のうちいくつかは、干渉の影響の大きい干渉源クロックの立ち上がり時のサンプル信号（以下、立ち上がりサンプルとする）となる。ＦＩＲフィルタ１２は、この立ち上がりサンプルによって干渉の影響のある演算結果を出力することになるが、この影響がどの程度のものかは、各ＦＩＲの立ち上がりサンプルの位置を追跡し、これに乗算されるタップ係数を監視することによって推定できる。本実施の形態では、判定部６ｂが、この監視を行い、推定した干渉の影響が最小となるＦＩＲフィルタからシンボルを出力する判定を行う。

なお、ＦＩＲフィルタ１３，１４も、ＦＩＲフィルタ１２と同様の構成となるが、各タップ係数は、ＦＩＲフィルタ１２，１３，１４で、それぞれ異なる値をとる。これらの値は、ＦＩＲフィルタ内部でＲＯＭとして保持しておいてもよいし、ＦＩＲフィルタ外部から入力してもよいが、これらに限定するものではない。

つぎに、各ＦＩＲフィルタのタップ係数について説明する。図１４は、各ＦＩＲフィルタのタップ係数を示す図である。ＦＩＲフィルタのタップ係数は、中心２０ＭＨｚを通過域とするローパスフィルタとして動作させるため、ｓｉｎｃ関数、またはこれにタップ数を削減するためのロールオフ演算を施した関数、から算出することができる。ここでは、図１４に示す波形を適切な時間間隔毎に切り出した値を、それぞれのＦＩＲフィルタのタップ係数とする。例えば、ＦＩＲフィルタ１２のタップ係数ａ〜ｇは、それぞれ、−０．２１２，０，＋０．５，＋１．０，＋０．５，０，−０．２１２となる。ローパスフィルタの動作に加え、補間フィルタの役割も担うＦＩＲフィルタ１３，１４のタップ係数は、それぞれ、同じ関数の補正したい時間だけずれた時刻の値を取ることで求めることができる。

つぎに、各ＦＩＲフィルタが上記ステップＳ４ｂの処理を行った後、判定部６ｂでは、干渉源クロックサンプルから、立ち上がりサンプルを図１１（６）の立ち上がり検出のように検出する。この場合、アナログ信号をＡ／Ｄ変換したサンプル信号のうち、干渉の影響を大きく受けるものは、ほぼ全て立ち上がりサンプル（図１１（７））のタイミングとなる。

図１５は、判定部６ｂの構成例を示す図である。判定部６ｂは、立ち上がり検出部３０と、Ｓ／Ｐ変換部３１と、ＦＩＲ１２干渉強度算出部３２と、ＦＩＲ１３干渉強度算出部３３と、ＦＩＲ１４干渉強度算出部３４と、比較部３５と、を備える。

立ち上がり検出部３０は、干渉源クロックサンプルの立ち上がりを検出し、立ち上がりサンプル検出時に立ち上がりフラグを出力する。Ｓ／Ｐ変換部３１は、立ち上がりフラグを各ＦＩＲ干渉強度算出部に出力する。ＦＩＲ１２干渉強度算出部３２は、ＦＩＲフィルタ１２の干渉強度を算出する。ＦＩＲ１３干渉強度算出部３３は、ＦＩＲフィルタ１３の干渉強度を算出する。ＦＩＲ１４干渉強度算出部３４は、ＦＩＲフィルタ１４の干渉強度を算出する。比較部３５は、干渉の影響の最も少ないＦＩＲフィルタを判定し、判定結果をセレクタ７ｂへ出力する。

また、ＦＩＲ１２干渉強度算出部３２は、ＦＦ３６ａ〜３６ｇと、セレクタ部３７ａ〜３７ｇと、加算部３８と、を備える。ＦＦ３６ａ〜３６ｇは、立ち上がり検出部３０が出力する立ち上がりフラグを格納する。具体的には、ディレイフリップフロップを用いることができる。セレクタ部３７ａ〜３７ｇは、ＦＦ３６ａ〜３６ｇに格納された立ち上がりフラグに基づいて、出力する値を選択する。加算部３８は、各セレクタ部から出力された値を加算して、比較部３５へ出力する。

各セレクタ部が出力するタップ係数ａ〜ｇは、図１３に示すＦＩＲフィルタ１２が備えるタップ係数ａ〜ｇと同一である。なお、ＦＩＲ１３干渉強度算出部３３、ＦＩＲ１４干渉強度算出部３４も同様の構成となるが、ＦＩＲ１３干渉強度算出部３３が備えるタップ係数はＦＩＲフィルタ１３と同一とし、ＦＩＲ１４干渉強度算出部３４が備えるタップ係数はＦＩＲフィルタ１４と同一とする。

判定部６ｂでは、干渉源クロックを１２０ＭＨｚでサンプルした干渉源クロックサンプルが入力されると、立ち上がり検出部３０が、この干渉源クロックサンプルに基づいてクロックの立ち上がりを検出する。立ち上がりを検出すると、立ち上がりフラグをＳ／Ｐ変換部３１へ出力する。Ｓ／Ｐ変換部３１は、干渉の影響を受けたサンプルが、Ｓ／Ｐ変換部２ｂにおいて、どのＦＩＲフィルタに出力されたかを追跡し、立ち上がりフラグを、該当するＦＩＲフィルタに対応するＦＩＲ干渉強度算出部へ出力する。

ＦＩＲ１２干渉強度算出部３２では、ＦＦ３６ａ〜３６ｇが、いくつのタップ係数を掛けられたかを追跡するための回路であり、具体的には、立ち上がりフラグを格納する。セレクタ部３７ａ〜３７ｇは、ＦＦ３６ａ〜３６ｇに立ち上がりフラグが格納されているかどうかを確認し、格納されている場合（立ち上がりサンプルの場合）にタップ係数を、格納されていない場合（立ち上がりサンプルではない場合）には０を、出力する。加算部３８は、各セレクタ部３７ａ〜３７ｇから入力した値の絶対値を加算し、加算した値を比較部３５へ出力する。これにより、ＦＩＲフィルタ１２の出力のうち、干渉の影響を受けたサンプルに掛けられたタップ係数の合計、すなわち、干渉強度を算出することができる。同様に、ＦＩＲ１３干渉強度算出部３３がＦＩＲフィルタ１３の干渉強度を算出し、ＦＩＲ１４干渉強度算出部３４がＦＩＲフィルタ１４の干渉強度を算出する（ステップＳ２０）。比較部３５は、ＦＩＲ１３干渉強度算出部３３、ＦＩＲ１４干渉強度算出部３４からの加算値もあわせて入力する。

判定部６ｂでは、比較部３５が、各ＦＩＲ干渉強度算出部が出力した値を比較し、最も値の小さい（最も干渉の影響の小さい）ＦＩＲフィルタを判定し、その判定結果をセレクタ部７ｂへ出力する（ステップＳ５ｂ）。セレクタ部７ｂは、判定部６ｂの判定結果に基づいてＦＩＲフィルタを選択し、そのＦＩＲフィルタからのシンボルを出力する（ステップＳ６ｂ）。

以上説明したように、本実施の形態では、ＦＩＲフィルタごとに干渉強度を算出し、最も干渉強度が小さいＦＩＲフィルタからシンボルを出力することとした。これにより、第１の実施の形態、第２の実施の形態と比較して、さらに高精度に干渉の影響の少ないＦＩＲフィルタを判定することができる。

１、１ａ、１ｂ Ａ／Ｄ（Analogue／Digital）変換部、２、２ａ、２ｂ Ｓ／Ｐ（serial／parallel）変換部、３、４ ＦＩＲフィルタ、５、５ａ、５ｂ ＦＦ（フリップフロップ）、６、６ａ、６ｂ 判定部、７、７ａ、７ｂ セレクタ部、８ ＦＩＦＯ部、９、１０、１１ 補間フィルタ、１２、１３、１４ ＦＩＲフィルタ。

Claims (5)

1. 所望の出力周波数のＭ倍（Ｍは２以上の整数）の周波数で入力アナログ信号に対してＡ／Ｄ変換を行うＡ／Ｄ変換手段と、
   前記Ａ／Ｄ変換後のデジタル信号をシンボル単位でＭ個の出力先に対して所定順に振り分ける振分処理を、繰り返し行うシリアル／パラレル変換手段と、
   各振分処理において最も早いタイミングで振り分けられた信号を入力し、フィルタ演算後の信号を前記所望の出力周波数で出力するデジタルフィルタ手段と、
   各振分処理において最も早いタイミングで振り分けられた信号以外のＭ−１個の信号をそれぞれ入力し、フィルタ演算を行うとともに、補間処理により、前記振分処理において前記デジタルフィルタ手段に振り分けられた信号を生成し、当該信号を前記所望の出力周波数で出力するＭ−１個の補間フィルタ手段と、
   前記所望の出力周波数のＭ倍の周波数で入力デジタル信号をサンプリングするサンプリング手段と、
   前記サンプリング手段によるサンプリング結果に基づいて、前記デジタルフィルタ手段および前記Ｍ−１個の補間フィルタ手段の中から、前記入力デジタル信号による干渉の影響が小さいフィルタ手段を判定する判定手段と、
   前記判定手段による判定結果に基づいて、前記デジタルフィルタ手段および前記Ｍ−１個の補間フィルタ手段が出力する信号の中から１つを選択して出力するセレクタ手段と、
   を備えることを特徴とする干渉除去装置。
2. Ｍ＝２の場合、
   前記判定手段は、
   前記サンプリング手段によりサンプリングされた信号の立ち上がり、立ち下がり、または、立ち上がりおよび立ち下がりの両方、のタイミングと、各フィルタ手段の出力タイミングが一致した場合に、前記補間フィルタ手段を干渉の影響が小さいフィルタ手段と判定し、
   その他のタイミングでは前記デジタルフィルタ手段を干渉の影響が小さいフィルタ手段と判定する、
   ことを特徴とする請求項１に記載の干渉除去装置。
3. 入力デジタル信号の立ち上がり、立ち下がり、または、立ち上がりおよび立ち下がりの両方、のタイミングが最も入力アナログ信号に干渉し、時間経過とともに干渉強度が減少する場合に、
   前記判定手段は、
   前記サンプリング手段によりサンプリングされた信号の立ち上がり、立ち下がり、または、立ち上がりおよび立ち下がりの両方、のタイミングを検出し、当該検出したタイミングの前後のサンプリングにおいて、サンプリング前の信号に強度番号として１を、サンプリング後の信号に強度番号として２を、それぞれ付与し、以降のサンプリング後の信号にはさらに１ずつ増加させた強度番号を付与し、
   各フィルタ手段の出力間隔で前記強度番号を付与した信号を分け、当該出力間隔毎に最も強度番号の大きい信号を検出し、当該検出した信号に基づいて干渉の影響が小さいフィルタ手段を判定する、
   ことを特徴とする請求項１に記載の干渉除去装置。
4. 前記デジタルフィルタ手段および前記補間フィルタ手段がＦＩＲフィルタである場合に、
   前記判定手段は、
   前記サンプリング手段によりサンプリングされた信号をＭ個の出力先に対して所定順に振り分けるサンプリング信号振分処理を、繰り返し行う振分手段と、
   前記振分手段により振り分けられた信号を入力し、当該信号および各ＦＩＲフィルタで使用されるタップ係数に基づいて、ＦＩＲフィルタ毎の干渉強度を算出するＭ個のＦＩＲ干渉強度算出手段と、
   前記各ＦＩＲ干渉強度算出手段により算出された干渉強度を比較する比較手段と、
   を備え、
   前記比較手段による比較の結果に基づいて、干渉の影響が小さいフィルタ手段を判定する、
   ことを特徴とする請求項１に記載の干渉除去装置。
5. 請求項１〜４のいずれか１つに記載の干渉除去装置、
   を備えることを特徴とする通信装置。

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