JPH09153802A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】デジタルアナログ混載ＩＣにおいて、デジタル
回路で発生するパルスノイズの影響がアナログ回路のサ
ンプリング処理に及ばないようにする。 【解決手段】デジタル回路１１のサンプルタイミング発
生部１２で生成したタイミング信号を遅延させてアナロ
グ回路１３のサンプリング信号ＳＰ１〜ＳＰ３とする。
デジタル回路１１は共通のマスタークロックＣＫで動作
させる。サンプリングパルスＳＰ１〜ＳＰ３は同じ遅延
時間τを持つ遅延部Ｄ１〜Ｄ３を介して、アナログ回路
１３のサンプリング処理部１４へサンプリングパルスと
して供給する。これにより、デジタル回路１１ではマス
タークロックＣＫの反転タイミングで、電源ラインＶD
D，ＶSSに発生するノイズパルスに対し、パルスＳ１〜
Ｓ３の動作タイミングは、これより遅延回路Ｄ１〜Ｄ３
の遅延時間τ分だけ、ずれているため、パルスノイズの
影響を受けることなくサンプリング処理できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アナログ回路と
デジタル回路を１チップ上に混載した場合に生じる、デ
ジタル回路で発生したパルスノイズがアナログ回路へ混
入してアナログ信号の品位劣化を防止した半導体集積回
路に関する。

【０００２】

【従来の技術】近年、半導体プロセスの微細化とともに
高集積化が著しく進み、これまでアナログとデジタルで
分かれていたＩＣ（半導体集積回路）も、統合して大規
模アナデジＬＳＩとしたり、Ａ／Ｄ、Ｄ／Ａコンバータ
を内蔵したデジタル信号処理ＬＳＩなどの開発が盛んに
進められている。

【０００３】このようなアナログデジタル混載のＩＣ
は、デジタルの集積度が上がるという利点からＣＭＯＳ
あるいはＢｉ−ＣＭＯＳプロセスが用いられる。この
種、ＩＣで問題となるのがＣＭＯＳデジタル回路で発生
するパルスノイズである。特にＣＭＯＳプロセスの場
合、その特徴を活かすためアナログ回路にサンプリング
処理が多用される。例えば、Ａ／Ｄコンバータの前段や
ＳＣＦ（スイッチトキャパシタフィルタ）やサンプルホ
ールドフィルタやオフセットキャンセル回路などのサン
プルホールド処理である。

【０００４】サンプリングのタイミングを決めるサンプ
リングパルスＳＰ１〜ＳＰ３は、図９に示すようにマス
タークロックＣＫに基づいてデジタル回路９１のサンプ
ルタイミング発生部９２により生成し、これをそのまま
アナログ回路９３のサンプリング処理部９４へ供給して
いる。

【０００５】サンプリング処理部９４の構成要素となる
サンプルホールド回路において、サンプルからホールド
へ移る瞬間に、デジタルからのノイズが混入してホール
ド電圧に誤差を生じると、この誤差がホールド期間中ず
っと保持されることになる。混入時の瞬間的なノイズで
あっても、この影響はある時間維持されることになるた
め、ノイズエネルギーは時間拡大され出力信号の品位を
著しく損なうことになる。

【０００６】これについて図１０を用い、さらに詳しく
説明する。まず、ＣＭＯＳのデジタル回路１０１でパル
スノイズを発生する過程について述べる。簡単にするた
め図のようにＮチャンネルＭＯＳとＰチャンネルＭＯＳ
を１個ずつ組み合わせた最も単純なインバータで考え
る。

【０００７】インバータの出力には次段入力のゲートを
接続し、その寄生容量により容量負荷となっている。Ｃ
ＭＯＳのゲート回路は、入力の論理が反転する瞬間だけ
電流が流れる。入力が反転途中のＶDDとＶSSの中間的な
値を取っているとき、ＮチャンネルＭＯＳとＰチャンネ
ルＭＯＳが両方ＯＮしていてＶDDからＶSSへ、貫通電流
ｉ１が流れる。また、入力レベルがＨからＬに変わると
き、出力レベルはＬからＨに変わるので、寄生容量を充
電するためのチャージ電流ｉ２が流れる。

【０００８】同様に、入力レベルがＬからＨに変わると
き、出力レベルがＨからＬに変わるので、寄生容量を放
電するためのディスチャージ電流ｉ３が流れる。このよ
うにして、入力レベルがＨからＬに変わるときは、ＶDD
ラインに電流ｉ１＋ｉ２、ＶSSラインに電流ｉ１が、入
力レベルがＬからＨに変わるときは、ＶDDラインに電流
ｉ１、ＶSSラインに電流ｉ１＋ｉ３がそれぞれ流れる。
ＣＭＯＳゲート回路は全てが同じ様な動作で、状態が変
わるたびに電源ラインにパルス電流を流す。これはフリ
ップフロップなどの回路でも同じで、入力やクロックの
論理が反転するたびに電源ラインにパルス電流が流れ
る。

【０００９】このように全てのデジタル回路において、
状態が変わるのは必ずマスタークロックＣＫが反転する
タイミングに一致しているので、マスタークロックＣＫ
の反転ごとに全体として相当大きなパルス電流が電源ラ
インに流れることになる。電源ラインといえども電源パ
ッドあるいは電源ピンからアルミ配線の抵抗分によって
あるインピーダンスを持っているので、このインピーダ
ンスにより電源ラインＶDD、ＶSSには図中に示したよう
なパルスノイズ波形が表われる。これがアナログ部とデ
ジタル部の電源ラインの共通インピーダンスによってア
ナログ回路１０２の電源ラインＶcc、接地ラインＧＮＤ
へ乗る。電源ラインとボンディングワイヤはインダクタ
成分も持っているので、デジタル回路１０１が発生する
パルス電流による電磁誘導によって、これがアナログ回
路１０２へも洩れこんでいく。また、デジタル回路１０
１とアナログ回路１０２を、同一チップ上に形成する限
りはサブストレートを共通にしているので、デジタルの
ＶSSとアナログのＧＮＤを分離していたとしても、サブ
ストレートを経由してアナログ回路１０２へ洩れこんで
いくルートもある。

【００１０】このように、デジタル回路１０２で発生す
るマスタークロックＣＫの反転による半周期間隔のパル
スノイズは、アナログ回路１０２のサンプルホールド回
路１０３へ、電源ラインを介して、サブストレートとホ
ールドコンデンサの寄生容量を介して、あるいは直接空
間的な輻射ノイズとして、さまざまな経路で混入する。
サンプルホールド回路１０３では、そのサンプリングパ
ルスをデジタル回路１０１で生成するため、サンプリン
グのタイミングがマスタークロックＣＫの反転のタイミ
ング、すなわちパルスノイズが発生する位置と一致して
いる。従って、サンプリングタイミングとしては、この
ノイズの影響を最も受けやすい位置になっている。

【００１１】こうしてサンプルホールド回路１０３は、
デジタル回路１０１が発生するパルスノイズの影響で、
図１０の中の出力信号に示したようにサンプリング誤差
（ホールド誤差）を持つ。しかも、前述のように、この
誤差がホールド期間維持されることによりノイズエネル
ギーとしては拡大され、出力信号の品位を著しく落とす
ことになる。

【００１２】この問題は、デジタルアナログ混載のＬＳ
ＩあるいはＡ／Ｄ変換器内蔵のデジタルＬＳＩでは必ず
発生し、有効な対策がないため深刻な問題となることが
多い。従来では、この解決法としてパターンレイアウト
での対策が中心であった。例えば、アナログ回路とデジ
タル回路とで、電源ピンを分けるまたは電源ラインをパ
ッドから完全に分岐させる、電源ラインを太くしてイン
ピーダンスを下げる、あるいはレイアウト領域を分離す
る、その境界に分離帯を設ける、などの対策を取ってい
た。

【００１３】しかし、これらの方法は、ＩＣのピン数や
チップ面積の増大を招き経済性が悪いこと、どの程度の
対策を施せば良いのかの見積もりが困難であること、作
ってみた結果、不十分のためさらに強化対策が必要な場
合下地（埋め込み層）からの根本修正が必要なこと、な
どの問題があった。そして何よりも、これらのレイアウ
ト的対策は限界があり、十分満足できる分離度が得られ
ないことが多い。このようなデジタルアナログ間の干渉
問題に根本的な対策が求められていた。

【００１４】

【発明が解決しようとする課題】以上述べてきたよう
に、従来のデジタルアナログ混載のＬＳＩあるいはＡ／
Ｄ変換器内蔵のデジタルＬＳＩではデジタル回路で発生
するパルスノイズがさまざまな経路でアナログ回路へ混
入し、サンプリング処理回路にホールド誤差を生じさせ
て信号の品位を劣化させるという問題があった。この解
決法としてパターンレイアウトでの対策を行ってきた
が、その効果には限界があった。

【００１５】この発明は、デジタルアナログ混載ＩＣに
おいて、デジタル回路で発生するパルスノイズの影響が
アナログ回路のサンプリング処理に及ばないようにし
て、アナログ信号の劣化を防止することにある。

【００１６】

【課題を解決するための手段】この発明は上記目的を達
成するため、アナログ回路とデジタル回路が混在し、ア
ナログ回路は信号のサンプリング処理を含み、そのサン
プリング時間を決めるタイミング信号はデジタル回路に
おいて他のデジタル回路と共通のマスタークロックを使
って生成する半導体集積回路において、前記タイミング
信号の反転タイミングが前記マスタークロックの立ち上
がりまたは立ち下がりに対してデジタル回路のゲート１
段あたりの遅延時間より十分大きな一定時間以上の時間
差を持つようにしてアナログ回路に供給するという手段
を用いる。

【００１７】このような構成とすることにより、デジタ
ル回路で作ったサンプリングパルスを少しずらし、その
タイミングにマタークロックの反転位置に対して時間差
を設けることができる。すなわち、デジタル回路でパル
スノイズを発生する位置を避けてサンプリングすること
により、パルスノイズによる誤差の発生がなくなり信号
の品位を保つことができる。

【００１８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
構成図である。図１に示すように、デジタル回路１１の
サンプルタイミング発生部１２で生成したタイミング信
号を、一定時間遅延させてアナログ回路１３のサンプリ
ング信号ＳＰ１〜ＳＰ３とする。デジタル回路１１は全
て共通のデジタル回路を駆動する、図２の（ａ）に示す
マスタークロックＣＫで動作させる。サンプリングパル
スＳＰ１〜ＳＰ３は、それぞれ図２（ｃ）に示す、同じ
遅延時間τを持つ遅延部Ｄ１〜Ｄ３を介して、アナログ
回路１３のサンプリング処理部１４へサンプリングパル
スとして供給する。

【００１９】このようにすれば、デジタル回路１１では
マスタークロックＣＫの反転タイミングで、電源ライン
ＶDD，ＶSSに発生する図２（ｂ），（ｄ）に示すノイズ
パルスに対し、サンプリングパルスＳ１〜Ｓ３の動作タ
イミングは、これより遅延回路Ｄ１〜Ｄ３の遅延時間τ
分だけ、それぞれずれているため、パルスノイズの影響
を受けることなくサンプリング処理できる。パルスノイ
ズ発生の瞬間は、サンプリング処理部１４のサンプルホ
ールド回路はサンプル中またはホールド中であるため、
一瞬ノイズが乗ることはあっても、ホールド値そのもの
に影響を与えることはほとんどない。

【００２０】この実施の形態では、電源ラインなどに発
生するパルスノイズの位置を避けるように、サンプリン
グタイミング信号を供給することにより、デジタル回路
１１で発生するパルスノイズの影響がアナログ回路１３
のサンプリング処理に及ばないようにして、アナログ信
号の劣化を防止することができる。

【００２１】アナログ的な遅延回路は、図１のものに限
らずまざまな方式が考えられる。図３〜図６を用いて、
第１の実施の形態の遅延回路の具体的な回路例について
説明する。

【００２２】まず、図３に図１の遅延回路の第１の具体
的な回路例を示す。デジタル回路１１で生成したタイミ
ングパルスＴＰを、抵抗Ｒ１とコンデンサＣ１とで１次
遅れを構成し、インバータＧ１とＧ２で波形整形してサ
ンプリングパルスＳＰとして出力する。これによりＲ１
×Ｃ１の時定数とインバータのしきい値電圧できまる時
間だけ遅延したサンプリングパルスとなる。

【００２３】図４を用い、図１の遅延回路の第２の具体
的な回路例について説明する。電流源Ｉ１／Ｉ２とコン
デンサＣ２とで積分回路を構成し、電流源Ｉ１とＩ２を
デジタル回路１１で生成したタイミングパルスＴＰで切
り換える。この出力をコンパレータにて抵抗Ｒ２とＲ３
で作る基準電圧と比較してサンプリングパルスＳＰとし
て出力する。タイミングパルスＴＰのレベルがＬ→Ｈと
なった瞬間、コンデンサＣ２端の電圧はＧＮＤから上昇
していき、一定時間経って基準電圧を越えたとき出力レ
ベルがＬ→Ｈに変わる。この遅れ時間は、Ｒ２＝Ｒ３と
すると、Ｔdelay ＝Ｃ２×ＶCC／（２×Ｉ１）となる。

【００２４】図５を用い、図１の遅延回路の第３の具体
的な回路例について説明する。図のようにインバータを
多段接続し、ゲートあたりの遅れ時間を利用して遅延し
たサンプリングパルスＳＰを得るものである。

【００２５】図６を用い、アナログ的な遅延回路を使っ
た、この発明の第２の実施の形態について説明する。第
１の実施の形態と同一の構成部分に同一の符号を付し、
ここでは異なる部分を中心にして説明する。この実施の
形態は、ラッチ回路Ｌ１〜Ｌ３を利用してタイミングパ
ルスを遅らすものである。しかし、そのままでは遅れな
いので今度はラッチ回路Ｌ１〜Ｌ３にトリガとして与え
るマスタークロックＣＫの経路に、遅延回路Ｄを置いて
その遅延時間分だけ遅らせる。なお、遅延回路Ｄとして
は、例えば、図３〜図５に示した遅延回路と同じ回路を
そのまま使用することができる。

【００２６】この実施の形態でも、デジタル回路１１で
発生するパルスノイズの影響がアナログ回路１２のサン
プリング処理に及ばないようにしたため、アナログ信号
の劣化を防止することができる。

【００２７】ここで、第１および第２の実施形態である
アナログ的な遅延回路を使った例には、図３〜図５の回
路例を挙げたが、これ以外にも、例えばゲート回路にス
レッシュホールドレベルを変えたものを用い、他のゲー
トとの間で故意に反転時間差を設ける、などさまざまな
方法があり、どの方法を使っても目的とする効果を得る
ことができる。

【００２８】図７は、この発明の第３の実施の形態につ
いて説明するための回路構成図である。この実施の形態
は、図６の実施の形態と同様にラッチ回路Ｌ１〜Ｌ３を
用いてタイミングパルスを遅らすものである。しかし、
今度は遅延回路を用いないでマスタークロックＣＫの立
ち上がりと立ち下がりの時間差を利用する。すなわち、
ラッチ回路Ｌ１〜Ｌ３の出力を、マスタークロックＣＫ
の立ち上がりで行うのであれば、他の全てのデジタル回
路１１はマスタークロックＣＫの立ち下がりで動作する
ようにしておく。例えば、直接マスタークロックで動か
すのは立ち下がりで動作するフリップフロップのみと
し、このフリップフロップ出力で他の全てのデジタル回
路を動作させるようにする。

【００２９】このようにすれば、デジタル回路１１では
大部分のパルスノイズがマスタークロックＣＫの立ち下
がりのタイミングで発生するのに対し、サンプリングパ
ルスの動作タイミングは、マスタークロックＣＫの立ち
上がりに一致することになり、マスタークロックＣＫの
半周期分だけずれているため、パルスノイズの影響を受
けることなくサンプリング処理できる。

【００３０】この実施の形態でも、デジタル回路１１で
発生するパルスノイズの影響がアナログ回路１３のサン
プリング処理に及ばないようにしたため、アナログ信号
の劣化を防止することができる。

【００３１】図８は、この発明の第４の実施の形態につ
いて説明するための回路構成図である。この実施の形態
も、図６のの実施の形態と同様に、ラッチ回路Ｌ１〜Ｌ
３を用いてタイミングパルスを遅らすものである。しか
し、この実施の形態では、遅延回路Ｄをマスタークロッ
クＣＫがデジタル回路１１へ供給される経路に設ける。
一方、タイミングパルスのラッチのためのタイミング
は、遅延回路Ｄの手前のマスタークロックを用いる。

【００３２】このようにすれば、今度はサンプリングパ
ルスのタイミングに対し、デジタル回路１１ではマスタ
ークロックの遅延時間分だけ遅れてパルスノイズが発生
することになり、これまでの例と同様に、アナログ回路
１３ではパルスノイズの影響を受けることなくサンプリ
ング処理できることになる。

【００３３】従って、この実施の形態でも、デジタル回
路１１で発生するパルスノイズの影響がアナログ回路１
３のサンプリング処理に及ばないようにしたため、アナ
ログ信号の劣化を防止することができる。

【００３４】

【発明の効果】以上説明したように、この発明によれ
ば、パルスノイズの発生に対し、サンプリングに時間差
を設けるという極めて簡単な対策により、デジタル回路
のパルスノイズがアナログ回路に洩れこんでサンプリン
グ誤差の発生をなくし、信号品位の劣化を防止すること
ができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態について説明する
ための回路構成図。

【図２】図１の動作を説明するための信号波形図。

【図３】図１の遅延回路の第１の具体的な回路構成図。

【図４】図１の遅延回路の第２の具体的な回路構成図。

【図５】図１の遅延回路の第３の具体的な回路構成図。

【図６】この発明の第２の実施の形態について説明する
ための回路構成図。

【図７】この発明の第３の実施の形態について説明する
ための回路構成図。

【図８】この発明の第４の実施の形態について説明する
ための回路構成図。

【図９】従来のアナログ回路とデジタル回路を１チップ
上に混載した回路について説明するための説明図。

【図１０】図９をより具体的に説明するための回路構成
図。

【符号の説明】

１１…デジタル回路、１２…サンプルタイミング処理
部、１３…アナログ回路、１４…サンプリング処理部、
ＣＫ…マスタークロック、ＳＰ１〜ＳＰ３…サンプリン
グパルス、Ｄ１〜Ｄ３，Ｄ…遅延回路、Ｌ１〜Ｌ３…ラ
ッチ回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 アナログ回路とデジタル回路が同半導体
   チップ上に混在し、アナログ回路には少なくとも信号の
   サンプリング処理部を含み、そのサンプリング時間を決
   めるタイミング信号は、デジタル回路において他のデジ
   タル回路と共通のマスタークロックを使って生成する半
   導体集積回路において、 前記タイミング信号の反転タイミングが、前記マスター
   クロックの立ち上がりまたは立ち下がりに対し、前記デ
   ジタル回路のゲート１段あたりの遅延時間より十分大き
   な一定時間以上の時間差を持つようにして前記アナログ
   回路に供給することを特徴とする半導体集積回路。
2. 【請求項２】 デジタル回路で生成する前記タイミング
   信号の全てに対し、一定時間遅延させる手段を介してア
   ナログ回路へのサンプリング信号とすることを特徴とす
   る請求項１記載の半導体集積回路。
3. 【請求項３】 デジタル回路で生成する前記タイミング
   信号の全てに対し、抵抗とコンデンサから成る時定数回
   路を通しその後インバータなどの整形回路で波形整形す
   ることで一定時間遅延したタイミング信号に作り直し、
   これをアナログ回路へのサンプリング信号とすることを
   特徴とする請求項２記載の半導体集積回路。
4. 【請求項４】 デジタル回路で生成する前記タイミング
   信号によって積分回路を動作させ、その後コンパレータ
   で波形整形することで一定時間遅延したタイミング信号
   に作り直し、これをアナログ回路へのサンプリング信号
   とすることを特徴とする請求項２記載の半導体集積回
   路。
5. 【請求項５】 デジタル回路で生成する前記タイミング
   信号を多段接続したゲート回路に通して一定時間遅延さ
   せ、これをアナログ回路へのサンプリング信号とするこ
   とを特徴とする請求項２記載の半導体集積回路。
6. 【請求項６】 デジタル回路で生成する前記タイミング
   信号を入力とし、前記マスタークロックまたはその分周
   信号を一定時間遅延させる手段を介して制御端子に供給
   し、その制御信号の立ち上がりまたは立ち下がりをトリ
   ガタイミングとするラッチ回路を備え、その出力をアナ
   ログ回路へのサンプリング信号とすることを特徴とする
   請求項２記載の半導体集積回路。
7. 【請求項７】 デジタル回路は、一部を除いてマスター
   クロックの立ち上がりまたは立ち下がりのどちらがで動
   作するようにし、デジタル回路で生成する前記タイミン
   グ信号を入力とし、前記デジタル回路の動作位置がマス
   タークロックの立ち上がりの場合はその立ち下がりをト
   リガタイミングとし、前記デジタル回路の動作位置がマ
   スタークロックの立ち下がりの場合はその立ち上がりを
   トリガタイミングとするラッチ回路を備え、その出力を
   アナログ回路へのサンプリング信号とすることを特徴と
   する請求項１記載の半導体集積回路。
8. 【請求項８】 サンプリングパルス発生回路を含む大部
   分のデジタル回路は、マスタークロックを一定時間遅延
   させる手段を介して供給するクロックで動作させ、サン
   プリングパルス発生回路で生成する前記タイミング信号
   を入力とし、遅延前の位置の前記マスタークロックを直
   接制御端子に供給し、その制御信号の立ち上がりまたは
   立ち下がりをトリガタイミングとするラッチ回路を備
   え、その出力をアナログ回路へのサンプリング信号とす
   ることを特徴とする請求項１記載の半導体集積回路。
9. 【請求項９】 アナログ回路は、サンプルホールド回路
   を前段に持つＡＤ変換器を含み、入力アナログ信号をデ
   ジタルに変換して、信号処理はデジタル回路にて行うこ
   とを特徴とする請求項１記載の半導体集積回路。