JPH07162278A - クロック生成回路及びクロック間ディレイ生成回路 - Google Patents
クロック生成回路及びクロック間ディレイ生成回路Info
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- JPH07162278A JPH07162278A JP5338975A JP33897593A JPH07162278A JP H07162278 A JPH07162278 A JP H07162278A JP 5338975 A JP5338975 A JP 5338975A JP 33897593 A JP33897593 A JP 33897593A JP H07162278 A JPH07162278 A JP H07162278A
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Abstract
(57)【要約】
【目的】電源電圧等の条件の変化に伴いディレイ値が変
化しても、任意に設定出来るある最大値以上にはクロッ
ク間ディレイを大きくしないクロック生成回路及びクロ
ック間ディレイ生成回路の提供。 【構成】外部から入力された第１の基本クロックを遅延
させて生成される第２の基本クロックを、分周回路に入
力して多相クロック群を生成し、この多相クロック群の
内のｎ−１番目の位相順のクロック信号を遅延させた信
号と第１の基本クロックをＮＡＮＤ回路に入力し、その
出力とｎ番目の位相順のクロック信号の論理積をとった
信号を用いて互いに重なりのない多相クロックを生成す
る。
化しても、任意に設定出来るある最大値以上にはクロッ
ク間ディレイを大きくしないクロック生成回路及びクロ
ック間ディレイ生成回路の提供。 【構成】外部から入力された第１の基本クロックを遅延
させて生成される第２の基本クロックを、分周回路に入
力して多相クロック群を生成し、この多相クロック群の
内のｎ−１番目の位相順のクロック信号を遅延させた信
号と第１の基本クロックをＮＡＮＤ回路に入力し、その
出力とｎ番目の位相順のクロック信号の論理積をとった
信号を用いて互いに重なりのない多相クロックを生成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、クロック生成回路及び
クロック間ディレイ生成回路に関する。
クロック間ディレイ生成回路に関する。
【０００２】
【従来の技術】マイクロコンピュータに代表されるデジ
タル信号処理装置においては、各回路相互間の動作に時
間的な基準点を与え、同期をとるためのクロックとし
て、多相のクロックが用いられる。この多相クロックの
それぞれは、図５に示すように、外部から入力される基
本クロックＣＬを分周することによって得られる。
タル信号処理装置においては、各回路相互間の動作に時
間的な基準点を与え、同期をとるためのクロックとし
て、多相のクロックが用いられる。この多相クロックの
それぞれは、図５に示すように、外部から入力される基
本クロックＣＬを分周することによって得られる。
【０００３】図５は、一例として基本クロックＣＬから
得られる４相のクロックφ1，φ2，φ3，φ4の波形を示
している。図５において、基本クロックＣＬは任意のレ
イト４１を持っており、これを分周して得られた４つの
クロックφ1，φ2，φ3，φ4は、それぞれ基本クロック
ＣＬのレイト幅に等しいクロックアクティブ幅４２を持
ち、位相は互いに基本クロックＣＬのレイト分ずつずれ
ている。すなわち、或るクロックの立ち下がりのタイミ
ングと別のクロックの立ち上がりのタイミングとが丁度
重なるような波形となっている。
得られる４相のクロックφ1，φ2，φ3，φ4の波形を示
している。図５において、基本クロックＣＬは任意のレ
イト４１を持っており、これを分周して得られた４つの
クロックφ1，φ2，φ3，φ4は、それぞれ基本クロック
ＣＬのレイト幅に等しいクロックアクティブ幅４２を持
ち、位相は互いに基本クロックＣＬのレイト分ずつずれ
ている。すなわち、或るクロックの立ち下がりのタイミ
ングと別のクロックの立ち上がりのタイミングとが丁度
重なるような波形となっている。
【０００４】ところで、実際のマイクロコンピュータで
は、クロック分配回路の配線毎に配線抵抗や配線容量の
差が生じるのは避けられない。このため、上記の分周さ
れたクロックをそのまま各回路に分配すると、クロック
毎の遅延時間に差が生じ、その結果クロック同士がある
時間重なり合って、回路が誤動作を起こすことがある。
は、クロック分配回路の配線毎に配線抵抗や配線容量の
差が生じるのは避けられない。このため、上記の分周さ
れたクロックをそのまま各回路に分配すると、クロック
毎の遅延時間に差が生じ、その結果クロック同士がある
時間重なり合って、回路が誤動作を起こすことがある。
【０００５】このような現象を避けるために、通常マイ
クロコンピュータ等では、分周されたクロック群から、
それぞれのクロックのアクティブ幅を狭くしたクロック
群を新たに生成し、この新たに生成された互いに重なり
のないクロック群が用いられる。
クロコンピュータ等では、分周されたクロック群から、
それぞれのクロックのアクティブ幅を狭くしたクロック
群を新たに生成し、この新たに生成された互いに重なり
のないクロック群が用いられる。
【０００６】この新たに生成されたクロック群において
は、一つのクロックのアクティブ期間と他のクロックの
アクティブ期間との間に時間的な間隔、すなわちクロッ
ク間ディレイがあるため、このクロック群を用いたマイ
クロコンピュータの回路内部では、クロック同士が重な
ることはなくなる。
は、一つのクロックのアクティブ期間と他のクロックの
アクティブ期間との間に時間的な間隔、すなわちクロッ
ク間ディレイがあるため、このクロック群を用いたマイ
クロコンピュータの回路内部では、クロック同士が重な
ることはなくなる。
【０００７】図６（Ｂ）は、互いに重なりのない（クロ
ック間ディレイ４３を持った）４相のクロック群Ｃ
Ｋ1，ＣＫ2，ＣＫ3，ＣＫ4の波形の一例である。
ック間ディレイ４３を持った）４相のクロック群Ｃ
Ｋ1，ＣＫ2，ＣＫ3，ＣＫ4の波形の一例である。
【０００８】図１１に、従来のクロック生成回路の構成
の一例を示す。図１１のクロック生成回路において、ク
ロック間のディレイを生成する回路（以下、「ディレイ
生成回路」と記す）７１は、複数段のインバータを縦列
に接続した遅延回路３とインバータ７と２入力ＡＮＤ回
路５から構成される。
の一例を示す。図１１のクロック生成回路において、ク
ロック間のディレイを生成する回路（以下、「ディレイ
生成回路」と記す）７１は、複数段のインバータを縦列
に接続した遅延回路３とインバータ７と２入力ＡＮＤ回
路５から構成される。
【０００９】ディレイ生成回路７１の遅延回路３には、
分周回路２により基本クロックＣＬを分周して得られる
４相クロックφ1，φ2，φ3，φ4の内の任意のクロック
φn- 1（但し、ｎは１から４までのサイクリックな整数
であり、φ4＝φ0、すなわちｎ＝０はｎ＝４と同値であ
るとする）が入力され、遅延回路３からクロックφn- 1
を遅延したφＤn-1が出力される。
分周回路２により基本クロックＣＬを分周して得られる
４相クロックφ1，φ2，φ3，φ4の内の任意のクロック
φn- 1（但し、ｎは１から４までのサイクリックな整数
であり、φ4＝φ0、すなわちｎ＝０はｎ＝４と同値であ
るとする）が入力され、遅延回路３からクロックφn- 1
を遅延したφＤn-1が出力される。
【００１０】遅延回路３の出力信号φＤn-1は、更にイ
ンバータ７により反転され、信号￣φＤn-1が２入力Ａ
ＮＤ回路５の一の入力端に入力される。また、２入力Ａ
ＮＤ回路５の他の入力端には、クロックφn-1の次の位
相クロックφnが入力され、２入力ＡＮＤ回路５の出力
端から信号（￣φＤn-1・φn）が出力される。なお、記
号“￣”は信号の反転を表わし、記号“・”は論理積を
表わしている。
ンバータ７により反転され、信号￣φＤn-1が２入力Ａ
ＮＤ回路５の一の入力端に入力される。また、２入力Ａ
ＮＤ回路５の他の入力端には、クロックφn-1の次の位
相クロックφnが入力され、２入力ＡＮＤ回路５の出力
端から信号（￣φＤn-1・φn）が出力される。なお、記
号“￣”は信号の反転を表わし、記号“・”は論理積を
表わしている。
【００１１】このディレイ生成回路の動作について以下
に説明する。
に説明する。
【００１２】基本クロックＣＬを分周して得られる４相
のクロックφ1，φ2，φ3，φ4の内の任意のクロックφ
n-1をディレイ生成回路に入力すると、遅延回路３によ
り図１３（Ａ）に示すタイミング信号のφＤn-1が生成
され、更にこの信号φＤn-1を反転した信号￣φＤn-1と
クロックφn-1の次の位相クロックφnとの論理積をとっ
た信号（￣φＤn-1・φn）が生成される。この信号（￣
φＤn-1・φn）とクロックφnとの位相差がクロック間
ディレイ７２（図１３参照）であり、このクロック間デ
ィレイは、遅延回路３のディレイ時間に相当している。
のクロックφ1，φ2，φ3，φ4の内の任意のクロックφ
n-1をディレイ生成回路に入力すると、遅延回路３によ
り図１３（Ａ）に示すタイミング信号のφＤn-1が生成
され、更にこの信号φＤn-1を反転した信号￣φＤn-1と
クロックφn-1の次の位相クロックφnとの論理積をとっ
た信号（￣φＤn-1・φn）が生成される。この信号（￣
φＤn-1・φn）とクロックφnとの位相差がクロック間
ディレイ７２（図１３参照）であり、このクロック間デ
ィレイは、遅延回路３のディレイ時間に相当している。
【００１３】実際に多相クロックとして最終的に使用さ
れる信号は、分周回路２で得られるクロックφ1，φ2，
φ3，φ4ではなく、クロック間ディレイ７２を有する
（￣φＤ4・φ1），（￣Ｄ1・φ2），（￣Ｄ2・φ3），
（￣φＤ3・φ4）である。ここに、例えば、信号（￣φ
Ｄ4・φ1）はクロックφ4と次の位相クロックφ1を入力
とするディレイ生成回路７１による出力信号を表わして
いる。
れる信号は、分周回路２で得られるクロックφ1，φ2，
φ3，φ4ではなく、クロック間ディレイ７２を有する
（￣φＤ4・φ1），（￣Ｄ1・φ2），（￣Ｄ2・φ3），
（￣φＤ3・φ4）である。ここに、例えば、信号（￣φ
Ｄ4・φ1）はクロックφ4と次の位相クロックφ1を入力
とするディレイ生成回路７１による出力信号を表わして
いる。
【００１４】図１２には、基本クロックＣＬから図１３
（Ｂ）に示されるクロック間ディレイ７２を有する、互
いに重なりのない４相のクロックＣＫ1〜ＣＫ4を生成す
るクロック生成回路が示されている。図１２において、
各クロック出力ＣＫ1〜ＣＫ4は、前述の通り、ＣＫ1＝
（￣φＤ4・φ1），ＣＫ2＝（￣φＤ1・φ2），ＣＫ3＝
（￣φＤ2・φ3），ＣＫ4＝（￣φＤ3・φ4）で与えら
れる。
（Ｂ）に示されるクロック間ディレイ７２を有する、互
いに重なりのない４相のクロックＣＫ1〜ＣＫ4を生成す
るクロック生成回路が示されている。図１２において、
各クロック出力ＣＫ1〜ＣＫ4は、前述の通り、ＣＫ1＝
（￣φＤ4・φ1），ＣＫ2＝（￣φＤ1・φ2），ＣＫ3＝
（￣φＤ2・φ3），ＣＫ4＝（￣φＤ3・φ4）で与えら
れる。
【００１５】
【発明が解決しようとする課題】以上説明したクロック
間ディレイ生成回路では、遅延回路３のディレイの大き
さが電源電圧やその他の条件に依存するため、図１３
（Ａ）に示すクロック間ディレイ７２は、これらの条件
により変動してしまうという問題がある。
間ディレイ生成回路では、遅延回路３のディレイの大き
さが電源電圧やその他の条件に依存するため、図１３
（Ａ）に示すクロック間ディレイ７２は、これらの条件
により変動してしまうという問題がある。
【００１６】すなわち、従来のクロック間ディレイ生成
回路では、例えば低電圧動作時など、条件によってはク
ロック間ディレイが大きくなり過ぎ、逆に十分なクロッ
クアクティブ幅が得られない場合がある。因みに、十分
なクロックアクティブ幅が得られなくなると、このクロ
ックを用いた回路は、短いクロックアクティブ期間内に
所定の動作を完了させることが出来なくなり、誤動作が
生じることになる。
回路では、例えば低電圧動作時など、条件によってはク
ロック間ディレイが大きくなり過ぎ、逆に十分なクロッ
クアクティブ幅が得られない場合がある。因みに、十分
なクロックアクティブ幅が得られなくなると、このクロ
ックを用いた回路は、短いクロックアクティブ期間内に
所定の動作を完了させることが出来なくなり、誤動作が
生じることになる。
【００１７】従って、本発明は、前記問題点を解消し、
電源電圧等の条件の変化に伴いディレイ値が変化したと
しても、任意に設定されるある最大値以上にはクロック
間ディレイが大きくならないようにしたクロック生成回
路及びクロック間ディレイ生成回路を提供することを目
的とする。
電源電圧等の条件の変化に伴いディレイ値が変化したと
しても、任意に設定されるある最大値以上にはクロック
間ディレイが大きくならないようにしたクロック生成回
路及びクロック間ディレイ生成回路を提供することを目
的とする。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、任意のレイトを有する第１の基本クロッ
クを入力とし前記第１の基本クロックを遅延させる第１
の遅延回路と、前記第１の遅延回路の出力を第２の基本
クロックとして入力し、該第２の基本クロックのレイト
の整数倍のクロックアクティブ幅を有し、且つ前記第２
の基本クロックのレイトの整数倍毎順次位相が遅れて成
る多相クロック群を生成する分周回路と、前記多相クロ
ック群のうち位相順が互いに隣合う第（ｎ−１）番目と
第ｎ番目の位相順の２つのクロックと、前記第１の基本
クロックを入力とするディレイ生成回路であって、該第
（ｎ−１）番目の位相順のクロックを遅延させる第２の
遅延回路と、前記第２の遅延回路の出力を一の入力と
し、前記第１の基本クロックを他の入力とするＮＡＮＤ
回路と、前記ＮＡＮＤ回路の出力を一の入力とし、前記
多相クロック群の第ｎ番目の位相順のクロックを他の入
力とするＡＮＤ回路を備えて成り、該ＡＮＤ回路の出力
を出力信号とするディレイ生成回路と、を有することを
特徴とするクロック間ディレイ生成回路を提供する。
め、本発明は、任意のレイトを有する第１の基本クロッ
クを入力とし前記第１の基本クロックを遅延させる第１
の遅延回路と、前記第１の遅延回路の出力を第２の基本
クロックとして入力し、該第２の基本クロックのレイト
の整数倍のクロックアクティブ幅を有し、且つ前記第２
の基本クロックのレイトの整数倍毎順次位相が遅れて成
る多相クロック群を生成する分周回路と、前記多相クロ
ック群のうち位相順が互いに隣合う第（ｎ−１）番目と
第ｎ番目の位相順の２つのクロックと、前記第１の基本
クロックを入力とするディレイ生成回路であって、該第
（ｎ−１）番目の位相順のクロックを遅延させる第２の
遅延回路と、前記第２の遅延回路の出力を一の入力と
し、前記第１の基本クロックを他の入力とするＮＡＮＤ
回路と、前記ＮＡＮＤ回路の出力を一の入力とし、前記
多相クロック群の第ｎ番目の位相順のクロックを他の入
力とするＡＮＤ回路を備えて成り、該ＡＮＤ回路の出力
を出力信号とするディレイ生成回路と、を有することを
特徴とするクロック間ディレイ生成回路を提供する。
【００１９】また、本発明は、任意のレイトを有する第
１の基本クロックを入力とし前記第１の基本クロックを
遅延させる第１の遅延回路と、前記第１の遅延回路の出
力を第２の基本クロックとして入力し、該第２の基本ク
ロックのレイトの整数倍のクロックアクティブ幅を有
し、且つ前記第２の基本クロックのレイトの整数倍毎順
次位相が遅れて成る多相クロック群を生成する分周回路
を備えると共に、更に上記ディレイ生成回路を複数備
え、該複数のディレイ生成回路から互いに重なりのない
多相クロック群を出力するクロック生成回路を提供す
る。
１の基本クロックを入力とし前記第１の基本クロックを
遅延させる第１の遅延回路と、前記第１の遅延回路の出
力を第２の基本クロックとして入力し、該第２の基本ク
ロックのレイトの整数倍のクロックアクティブ幅を有
し、且つ前記第２の基本クロックのレイトの整数倍毎順
次位相が遅れて成る多相クロック群を生成する分周回路
を備えると共に、更に上記ディレイ生成回路を複数備
え、該複数のディレイ生成回路から互いに重なりのない
多相クロック群を出力するクロック生成回路を提供す
る。
【００２０】
【作用】本発明は、上記構成のもと、基本クロックＣＬ
より第１の遅延回路の遅延時間分だけ位相の進んだ基本
クロックＣＬＦをディレイ生成回路に入力し、ディレイ
生成回路において、基本クロックＣＬを分周して得られ
たクロック￣φn-1を遅延させた信号￣φＤn-1と次の位
相クロックφnとの論理積（￣φＤn-1・φn）、及び基
本クロックＣＬＦを反転した信号￣ＣＬＦとφnの論理
積（￣ＣＬＦ・φn）の論理和を生成することにより、
基本クロックＣＬのレイトの１／２から第１の遅延回路
の遅延時間を差し引いたディレイと信号（￣φＤn-1・
φn）のディレイのうち、値が小さい方がクロック間デ
ィレイとされ、このため特に低電源電圧動作時において
もディレイに一定の上限が設けられることになる。
より第１の遅延回路の遅延時間分だけ位相の進んだ基本
クロックＣＬＦをディレイ生成回路に入力し、ディレイ
生成回路において、基本クロックＣＬを分周して得られ
たクロック￣φn-1を遅延させた信号￣φＤn-1と次の位
相クロックφnとの論理積（￣φＤn-1・φn）、及び基
本クロックＣＬＦを反転した信号￣ＣＬＦとφnの論理
積（￣ＣＬＦ・φn）の論理和を生成することにより、
基本クロックＣＬのレイトの１／２から第１の遅延回路
の遅延時間を差し引いたディレイと信号（￣φＤn-1・
φn）のディレイのうち、値が小さい方がクロック間デ
ィレイとされ、このため特に低電源電圧動作時において
もディレイに一定の上限が設けられることになる。
【００２１】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２２】
【実施例１】図１は、本発明の第１の実施例の構成を示
す回路図である。本実施例は、前述した従来のディレイ
生成回路と同様に、図５に示される任意のレイト４１を
有する基本クロックＣＬを分周して得られるレイト４１
の幅に等しいクロックアクティブ幅４２を持ち、基本ク
ロックＣＬのレイト分ずつ位相がずれた４相のクロック
φ1，φ2，φ3，φ4を用いて、図８（Ｂ）に示すような
クロック間ディレイ５１を生成する。
す回路図である。本実施例は、前述した従来のディレイ
生成回路と同様に、図５に示される任意のレイト４１を
有する基本クロックＣＬを分周して得られるレイト４１
の幅に等しいクロックアクティブ幅４２を持ち、基本ク
ロックＣＬのレイト分ずつ位相がずれた４相のクロック
φ1，φ2，φ3，φ4を用いて、図８（Ｂ）に示すような
クロック間ディレイ５１を生成する。
【００２３】図１に示すように、本実施例は、分周回路
２に入力される基本クロックＣＬが、遅延回路１によっ
て基本クロックＣＬＦを遅延することにより生成されて
いる点と、インバータ７の代わりに２入力ＮＡＮＤ回路
４が設けられている点において、図１１に示した前記従
来例の構成と相違している。２入力ＮＡＮＤ回路４は従
来例と同様にして得た信号φＤn-1を一方の入力とし、
前述の基本クロックＣＬＦを他方の入力とし、信号（￣
（φＤn-1・ＣＬＦ））を出力する。
２に入力される基本クロックＣＬが、遅延回路１によっ
て基本クロックＣＬＦを遅延することにより生成されて
いる点と、インバータ７の代わりに２入力ＮＡＮＤ回路
４が設けられている点において、図１１に示した前記従
来例の構成と相違している。２入力ＮＡＮＤ回路４は従
来例と同様にして得た信号φＤn-1を一方の入力とし、
前述の基本クロックＣＬＦを他方の入力とし、信号（￣
（φＤn-1・ＣＬＦ））を出力する。
【００２４】本実施例の動作について以下に説明する。
但し、従来例との比較を行い易くするために、図１の回
路の一部分である２入力ＮＡＮＤ回路４とＡＮＤ回路５
を論理変換した図２の回路図を用いて説明する。
但し、従来例との比較を行い易くするために、図１の回
路の一部分である２入力ＮＡＮＤ回路４とＡＮＤ回路５
を論理変換した図２の回路図を用いて説明する。
【００２５】尚、論理変換によって、ＡＮＤ回路５の出
力（￣（φＤn-1・ＣＬＦ）・φn）は、（￣（φＤn-1
・ＣＬＦ）・φn）＝（￣φＤn-1・φn＋￣ＣＬＦ・
φn）の関係から、（￣φＤn-1・φn）と（￣ＣＬＦ・
φn）という２つの信号の論理和として、図２のＯＲ回
路１０より出力されることになる。
力（￣（φＤn-1・ＣＬＦ）・φn）は、（￣（φＤn-1
・ＣＬＦ）・φn）＝（￣φＤn-1・φn＋￣ＣＬＦ・
φn）の関係から、（￣φＤn-1・φn）と（￣ＣＬＦ・
φn）という２つの信号の論理和として、図２のＯＲ回
路１０より出力されることになる。
【００２６】このような論理変換を行うことにより、本
実施例は、従来例の出力信号（￣φＤn-1・φn）に、新
たな信号（￣ＣＬＦ・φn）を論理的に付加したものと
等価であることが分かる。
実施例は、従来例の出力信号（￣φＤn-1・φn）に、新
たな信号（￣ＣＬＦ・φn）を論理的に付加したものと
等価であることが分かる。
【００２７】基本クロックＣＬを分周して得られる４相
のクロックφ1，φ2，φ3，φ4の内、任意のクロックφ
n-1（但し、ｎは１から４までのサイクリックな整数で
あり、φ0＝φ4、すなわちｎ＝０はｎ＝４と同値である
とする。）を、図２の遅延回路３に入力すると、図７
（Ａ）に示すタイミングの信号φＤn-1が生成され、さ
らに信号φＤn-1をインバータ７により反転した信号￣
φＤn-1とクロックφn-1の次の位相のクロックφnとを
ＡＮＤ回路５に入力し、これらの信号の論理積信号（￣
φＤn-1・φn）が生成される。
のクロックφ1，φ2，φ3，φ4の内、任意のクロックφ
n-1（但し、ｎは１から４までのサイクリックな整数で
あり、φ0＝φ4、すなわちｎ＝０はｎ＝４と同値である
とする。）を、図２の遅延回路３に入力すると、図７
（Ａ）に示すタイミングの信号φＤn-1が生成され、さ
らに信号φＤn-1をインバータ７により反転した信号￣
φＤn-1とクロックφn-1の次の位相のクロックφnとを
ＡＮＤ回路５に入力し、これらの信号の論理積信号（￣
φＤn-1・φn）が生成される。
【００２８】信号（￣φＤn-1・φn）は、図１１に示し
た従来のディレイ生成回路７１の出力信号（￣φＤn-1
・φn）と同じものであり、この信号（￣φＤn-1・
φn）とクロックφnとの位相差が図７（Ａ）の第１クロ
ック間ディレイ５１Ａとなる。
た従来のディレイ生成回路７１の出力信号（￣φＤn-1
・φn）と同じものであり、この信号（￣φＤn-1・
φn）とクロックφnとの位相差が図７（Ａ）の第１クロ
ック間ディレイ５１Ａとなる。
【００２９】一方、基本クロックＣＬより遅延回路１の
遅延時間分だけ位相の進んだ基本クロックＣＬＦをイン
バータ８により反転した信号￣ＣＬＦとクロックφnと
の論理積をとった信号（￣ＣＬＦ・φn）が生成される
が、信号（￣ＣＬＦ・φn）とクロックφnとの位相差
が、図８（Ｂ）に示すように、第２クロック間ディレイ
５１Ｂとなる。
遅延時間分だけ位相の進んだ基本クロックＣＬＦをイン
バータ８により反転した信号￣ＣＬＦとクロックφnと
の論理積をとった信号（￣ＣＬＦ・φn）が生成される
が、信号（￣ＣＬＦ・φn）とクロックφnとの位相差
が、図８（Ｂ）に示すように、第２クロック間ディレイ
５１Ｂとなる。
【００３０】図８（Ｂ）から分かるように、クロック間
ディレイ５１Ｂは、基本クロックＣＬのレイトの半分の
時間から、遅延回路１の遅延時間を引いた差で与えられ
る。このため、クロック間ディレイ５１Ｂは、遅延回路
１を構成しているインバータの段数を変えて、遅延回路
１の遅延時間を変化させることにより、任意の値に設定
することが出来る。
ディレイ５１Ｂは、基本クロックＣＬのレイトの半分の
時間から、遅延回路１の遅延時間を引いた差で与えられ
る。このため、クロック間ディレイ５１Ｂは、遅延回路
１を構成しているインバータの段数を変えて、遅延回路
１の遅延時間を変化させることにより、任意の値に設定
することが出来る。
【００３１】ここで、信号（￣φＤn-1・φn）と信号
（￣ＣＬＦ・φn）の論理和を２入力ＯＲ回路１０によ
って得ることは、図８（Ｃ）に示すように、第１クロッ
ク間ディレイ５１Ａと第２クロック間ディレイ５１Ｂの
うち、ディレイの小さい方を選択し、クロックφnと信
号（￣φＤn-1・φn＋￣ＣＬＦ・φn）との間のクロッ
ク間ディレイ５１としていることと等価である。
（￣ＣＬＦ・φn）の論理和を２入力ＯＲ回路１０によ
って得ることは、図８（Ｃ）に示すように、第１クロッ
ク間ディレイ５１Ａと第２クロック間ディレイ５１Ｂの
うち、ディレイの小さい方を選択し、クロックφnと信
号（￣φＤn-1・φn＋￣ＣＬＦ・φn）との間のクロッ
ク間ディレイ５１としていることと等価である。
【００３２】信号（￣φＤn-1・φn）と信号（￣ＣＬＦ
・φn）の論理和をとり、この２つの信号から生成され
るディレイのうち、どちらか小さい方をクロック間ディ
レイにするという構成は本発明の特徴を為すものであ
る。
・φn）の論理和をとり、この２つの信号から生成され
るディレイのうち、どちらか小さい方をクロック間ディ
レイにするという構成は本発明の特徴を為すものであ
る。
【００３３】また図７及び図８には、第１クロック間デ
ィレイ５１Ａの方が第２クロック間ディレイ５１Ｂより
も小さい場合が示されているが、図９及び図１０には第
２のクロック間ディレイ５１Ｂの方が第一のクロック間
ディレイ５１Ａよりも小さい場合が示されてある。
ィレイ５１Ａの方が第２クロック間ディレイ５１Ｂより
も小さい場合が示されているが、図９及び図１０には第
２のクロック間ディレイ５１Ｂの方が第一のクロック間
ディレイ５１Ａよりも小さい場合が示されてある。
【００３４】図１０（Ｃ）から分かるように、最終的に
得られるクロック間ディレイ５１は、基本クロックＣＬ
のレイトの半分の時間から遅延回路１の遅延時間を引い
た時間より決して大きくはならない。即ち、クロック間
ディレイ５１は、その上限が、基本クロックＣＬのレイ
トの半分の時間−遅延回路１の遅延時間でリミットされ
ることになる。
得られるクロック間ディレイ５１は、基本クロックＣＬ
のレイトの半分の時間から遅延回路１の遅延時間を引い
た時間より決して大きくはならない。即ち、クロック間
ディレイ５１は、その上限が、基本クロックＣＬのレイ
トの半分の時間−遅延回路１の遅延時間でリミットされ
ることになる。
【００３５】本実施例では、かかる構成により、例え
ば、低電圧動作時において、各ディレイが大きくなり過
ぎる場合でも、実際の時間の基準となるクロックにおい
ては最小限のクロックアクティブ幅（本実施例では、基
本クロックＣＬのレイトの半分の時間＋遅延回路１のデ
ィレイ時間）が保証されることになる。
ば、低電圧動作時において、各ディレイが大きくなり過
ぎる場合でも、実際の時間の基準となるクロックにおい
ては最小限のクロックアクティブ幅（本実施例では、基
本クロックＣＬのレイトの半分の時間＋遅延回路１のデ
ィレイ時間）が保証されることになる。
【００３６】また、遅延回路１の遅延時間は、前述した
ように遅延回路１を構成するインバータの段数を変化さ
せるだけで、任意に変えることが出来るため、クロック
間ディレイ５１の上限を任意の大きさに制限させること
が可能である。このように、生成されるクロックにおけ
るクロックアクティブ幅の保証と、クロック間ディレイ
の上限が設定できるということは、本発明の主たる特徴
を構成している。
ように遅延回路１を構成するインバータの段数を変化さ
せるだけで、任意に変えることが出来るため、クロック
間ディレイ５１の上限を任意の大きさに制限させること
が可能である。このように、生成されるクロックにおけ
るクロックアクティブ幅の保証と、クロック間ディレイ
の上限が設定できるということは、本発明の主たる特徴
を構成している。
【００３７】図１４に、以上説明した本実施例に係るク
ロック間ディレイ生成回路を実際の回路（実機）で評価
した測定結果を示す。図１４において、曲線Ｂ（破線）
は、図１１に示す従来のクロック間ディレイ生成回路を
使用した場合のクロック間ディレイ値の実測データであ
る。曲線Ａ（実線）は、本実施例に係るクロック間ディ
レイ生成回路を使用した場合の実測データである。なお
基本クロックＣＬのレイトは２２０ｎｓｅｃとする。
ロック間ディレイ生成回路を実際の回路（実機）で評価
した測定結果を示す。図１４において、曲線Ｂ（破線）
は、図１１に示す従来のクロック間ディレイ生成回路を
使用した場合のクロック間ディレイ値の実測データであ
る。曲線Ａ（実線）は、本実施例に係るクロック間ディ
レイ生成回路を使用した場合の実測データである。なお
基本クロックＣＬのレイトは２２０ｎｓｅｃとする。
【００３８】図１４に示すように、従来例を示す曲線Ｂ
では、クロック間ディレイは電源電圧の低下と共に増大
する。しかしながら、本発明の実施例に対応する曲線Ａ
においては、電源電圧の低下に伴い、当初、クロック間
ディレイは従来例と同様に増大の傾向を示すが、図示Ｃ
点（約２．４Ｖ近辺）を境としてこれ以上増大せず、以
後電源電圧の低下に伴いクロック間ディレイは減少す
る。
では、クロック間ディレイは電源電圧の低下と共に増大
する。しかしながら、本発明の実施例に対応する曲線Ａ
においては、電源電圧の低下に伴い、当初、クロック間
ディレイは従来例と同様に増大の傾向を示すが、図示Ｃ
点（約２．４Ｖ近辺）を境としてこれ以上増大せず、以
後電源電圧の低下に伴いクロック間ディレイは減少す
る。
【００３９】そして、図１４に示すように、電源電圧が
約２Ｖ以下になると、従来のディレイ生成回路ではクロ
ック間ディレイは約２６０ｎｓｅｃにも達するのに対し
て、本実施例ではクロック間ディレイは、基本クロック
ＣＬのレイトの半分の１１０ｎｓｅｃから遅延回路１の
遅延分（実機では約１５ｎｓｅｃ）を差し引いた約９５
ｎｓｅｃに制限され、これ以上には大きくならないこと
が分かる。
約２Ｖ以下になると、従来のディレイ生成回路ではクロ
ック間ディレイは約２６０ｎｓｅｃにも達するのに対し
て、本実施例ではクロック間ディレイは、基本クロック
ＣＬのレイトの半分の１１０ｎｓｅｃから遅延回路１の
遅延分（実機では約１５ｎｓｅｃ）を差し引いた約９５
ｎｓｅｃに制限され、これ以上には大きくならないこと
が分かる。
【００４０】図１４において、本実施例の曲線Ａは、基
本クロックＣＬのレイトの半分１１０ｎｓｅｃから遅延
回路１の遅延時間を差し引いたディレイ（曲線Ａの点Ｃ
の図示左側部とこの曲線Ａの延長上にあり、電源電圧が
増大するとともに１１０ｎｓｅｃに漸近する破線に対応
する）と従来例のディレイ生成回路７１の出力￣φＤ
n-1・φnのディレイ（低電圧化に伴いディレイ増大）の
うち、値が小さい方がクロック間ディレイとされること
に対応している。
本クロックＣＬのレイトの半分１１０ｎｓｅｃから遅延
回路１の遅延時間を差し引いたディレイ（曲線Ａの点Ｃ
の図示左側部とこの曲線Ａの延長上にあり、電源電圧が
増大するとともに１１０ｎｓｅｃに漸近する破線に対応
する）と従来例のディレイ生成回路７１の出力￣φＤ
n-1・φnのディレイ（低電圧化に伴いディレイ増大）の
うち、値が小さい方がクロック間ディレイとされること
に対応している。
【００４１】また前述の説明には、便宜上本実施例のデ
ィレイ生成回路を論理変換した回路を用いて説明した
が、図２の２入力ＯＲ回路１０の出力から得られるクロ
ック間ディレイと、図１の２入力ＡＮＤ回路５の出力か
ら得られるクロック間ディレイは全く同一のものであ
る。
ィレイ生成回路を論理変換した回路を用いて説明した
が、図２の２入力ＯＲ回路１０の出力から得られるクロ
ック間ディレイと、図１の２入力ＡＮＤ回路５の出力か
ら得られるクロック間ディレイは全く同一のものであ
る。
【００４２】ここで、実際に多相クロックとして最終的
に使用される信号は、基本クロックＣＬを分周して得ら
れるクロックφ1，φ2，φ3，φ4ではなく、クロック間
ディレイ４３を有する（￣（φＤ1・ＣＬＦ）・φ2），
（￣（φＤ2・ＣＬＦ）・φ3），（￣（φＤ3・ＣＬ
Ｆ）・φ4），（￣（φＤ4・ＣＬＦ）・φ1）である。
図３は、図６（Ｂ）に示されるクロック間ディレイを持
った、互いに重なりのない４相のクロックＣＫ1＝（￣
（φＤ1・ＣＬＦ）・φ2），ＣＫ2＝（￣（φＤ2・ＣＬ
Ｆ）・φ3），ＣＫ3＝（￣（φＤ3・ＣＬＦ）・φ4），
ＣＫ4＝（￣（φＤ4・ＣＬＦ）・φ1）を生成する、ク
ロック生成回路を示している。
に使用される信号は、基本クロックＣＬを分周して得ら
れるクロックφ1，φ2，φ3，φ4ではなく、クロック間
ディレイ４３を有する（￣（φＤ1・ＣＬＦ）・φ2），
（￣（φＤ2・ＣＬＦ）・φ3），（￣（φＤ3・ＣＬ
Ｆ）・φ4），（￣（φＤ4・ＣＬＦ）・φ1）である。
図３は、図６（Ｂ）に示されるクロック間ディレイを持
った、互いに重なりのない４相のクロックＣＫ1＝（￣
（φＤ1・ＣＬＦ）・φ2），ＣＫ2＝（￣（φＤ2・ＣＬ
Ｆ）・φ3），ＣＫ3＝（￣（φＤ3・ＣＬＦ）・φ4），
ＣＫ4＝（￣（φＤ4・ＣＬＦ）・φ1）を生成する、ク
ロック生成回路を示している。
【００４３】なお、本実施例の実際の回路構成において
は、図１の遅延回路１の出力である基本クロックＣＬが
ＮＡＮＤ回路４に入力され、信号（￣φＤn-1・φn）と
信号（￣ＣＬＦ・φn）がタイミング上常に互いに重な
るように構成されているが、本発明の主題に直接係わる
ものでないこと、及び本発明の理解、特に論理回路の理
解を容易とするという点から図示されていない。
は、図１の遅延回路１の出力である基本クロックＣＬが
ＮＡＮＤ回路４に入力され、信号（￣φＤn-1・φn）と
信号（￣ＣＬＦ・φn）がタイミング上常に互いに重な
るように構成されているが、本発明の主題に直接係わる
ものでないこと、及び本発明の理解、特に論理回路の理
解を容易とするという点から図示されていない。
【００４４】
【実施例２】次に本発明の第２の実施例について説明を
する。図４は本発明の第２の実施例の構成を示す回路図
である。本実施例では、図５（Ａ）に示される任意のレ
イト４１を持った基本クロックＣＬを分周して得られる
レイト４１の幅に等しいクロックアクティブ幅４２を持
ち、基本クロックＣＬのレイト分ずつ位相がずれた４相
のクロックφ1，φ2，φ3，φ4を用いて、図６（Ｃ）に
示すような、互いに異なったクロックアクティブ幅を持
つことが出来る４相のクロックＣＫＤ1，ＣＫＤ2，ＣＫ
Ｄ3，ＣＫＤ4を生成する。
する。図４は本発明の第２の実施例の構成を示す回路図
である。本実施例では、図５（Ａ）に示される任意のレ
イト４１を持った基本クロックＣＬを分周して得られる
レイト４１の幅に等しいクロックアクティブ幅４２を持
ち、基本クロックＣＬのレイト分ずつ位相がずれた４相
のクロックφ1，φ2，φ3，φ4を用いて、図６（Ｃ）に
示すような、互いに異なったクロックアクティブ幅を持
つことが出来る４相のクロックＣＫＤ1，ＣＫＤ2，ＣＫ
Ｄ3，ＣＫＤ4を生成する。
【００４５】図４に示すように、本実施例の回路構成に
おいては、遅延回路３１の構成が、図３に示す第１の実
施例の遅延回路１の構成と異なっている。更に、ＣＫＤ
1，ＣＫＤ2，ＣＫＤ3，ＣＫＤ4を生成するディレイ生成
回路６の入力信号についても、図３の第１の実施例では
全てのディレイ生成回路６について、同一の基本クロッ
ク信号ＣＬＦが用いられているのに対し、本実施例で
は、それぞれ互いに異なった信号ＣＬＦ1，ＣＬＦ2，Ｃ
ＬＦ3，ＣＬＦ4を入力している。
おいては、遅延回路３１の構成が、図３に示す第１の実
施例の遅延回路１の構成と異なっている。更に、ＣＫＤ
1，ＣＫＤ2，ＣＫＤ3，ＣＫＤ4を生成するディレイ生成
回路６の入力信号についても、図３の第１の実施例では
全てのディレイ生成回路６について、同一の基本クロッ
ク信号ＣＬＦが用いられているのに対し、本実施例で
は、それぞれ互いに異なった信号ＣＬＦ1，ＣＬＦ2，Ｃ
ＬＦ3，ＣＬＦ4を入力している。
【００４６】この相違により、図６（Ｃ）のＣＫＤ1，
ＣＫＤ2，ＣＫＤ3，ＣＫＤ4を生成するクロック生成回
路は、遅延回路３１から得られる互いに異なったディレ
イの上限をそれぞれ持つことになり、結果として低電圧
動作時等、ディレイが大きくなった場合でも、ＣＫ
Ｄ1，ＣＫＤ2，ＣＫＤ3，ＣＫＤ4は、それぞれ互いに異
なったクロックアクティブ幅４４，４５，４６，４７を
確保することが可能とされている。
ＣＫＤ2，ＣＫＤ3，ＣＫＤ4を生成するクロック生成回
路は、遅延回路３１から得られる互いに異なったディレ
イの上限をそれぞれ持つことになり、結果として低電圧
動作時等、ディレイが大きくなった場合でも、ＣＫ
Ｄ1，ＣＫＤ2，ＣＫＤ3，ＣＫＤ4は、それぞれ互いに異
なったクロックアクティブ幅４４，４５，４６，４７を
確保することが可能とされている。
【００４７】以上、本発明を各種実施例について説明し
たが、本発明はこれらの実施態様にのみ限定されるもの
ではなく、本発明の原理に準ずる各種実施態様を含むこ
とは勿論である。
たが、本発明はこれらの実施態様にのみ限定されるもの
ではなく、本発明の原理に準ずる各種実施態様を含むこ
とは勿論である。
【００４８】
【発明の効果】以上説明したように、本発明のクロック
間ディレイ生成回路によれば、低電圧動作時等条件によ
りクロック間ディレイが変化した場合でも、クロック間
ディレイに対し任意の値で上限を設けることが出来るた
め、ある設定された上限値以上にはクロック間ディレイ
が大きくならないという利点を有すると共に、任意の長
さのクロックアクティブ幅を確保することが可能であ
る。
間ディレイ生成回路によれば、低電圧動作時等条件によ
りクロック間ディレイが変化した場合でも、クロック間
ディレイに対し任意の値で上限を設けることが出来るた
め、ある設定された上限値以上にはクロック間ディレイ
が大きくならないという利点を有すると共に、任意の長
さのクロックアクティブ幅を確保することが可能であ
る。
【００４９】また、本発明のクロック間ディレイ生成回
路を実装したクロック生成回路によれば、クロック間デ
ィレイに対し任意の値で上限を設けることが出来るた
め、低電圧動作時等においても、ある設定された上限値
以上にはクロック間ディレイが大きくならず、またクロ
ックアクティブ幅も確保され、このため低電圧動作時等
にあっても互いに重なり合わない多相クロックを出力す
ることが確保され、システムの誤動作等を回避すること
を可能とし、信頼性を特段に向上するものである。
路を実装したクロック生成回路によれば、クロック間デ
ィレイに対し任意の値で上限を設けることが出来るた
め、低電圧動作時等においても、ある設定された上限値
以上にはクロック間ディレイが大きくならず、またクロ
ックアクティブ幅も確保され、このため低電圧動作時等
にあっても互いに重なり合わない多相クロックを出力す
ることが確保され、システムの誤動作等を回避すること
を可能とし、信頼性を特段に向上するものである。
【００５０】さらに、本発明によれば、第１の遅延回路
から互いにディレイの異なる信号をそれぞれのディレイ
生成回路に基本クロックとして入力することにより、ク
ロック毎に互いに異なる任意の長さのクロックアクティ
ブ幅を有することができるという利点を有する。
から互いにディレイの異なる信号をそれぞれのディレイ
生成回路に基本クロックとして入力することにより、ク
ロック毎に互いに異なる任意の長さのクロックアクティ
ブ幅を有することができるという利点を有する。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】本発明の動作を説明をするために、図１を論理
変換した回路図である。
変換した回路図である。
【図３】本発明の第１の実施例を用いたクロック生成回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図４】本発明の第２の実施例を用いたクロック生成回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図５】（Ａ） 本発明のクロック生成回路に用いる多
相クロック群のタイミングチャートである。
相クロック群のタイミングチャートである。
【図６】（Ｂ） 本発明のクロック生成回路が生成する
クロックのタイミングチャートである。 （Ｃ） 本発明の第２の実施例のクロック生成回路が生
成するクロックのタイミングチャートである。
クロックのタイミングチャートである。 （Ｃ） 本発明の第２の実施例のクロック生成回路が生
成するクロックのタイミングチャートである。
【図７】（Ａ） 本発明の第１の実施例の動作を説明す
るためのタイミングチャートである。（第１クロック間
ディレイ５１Ａが第２クロック間ディレイ５１Ｂより
小）
るためのタイミングチャートである。（第１クロック間
ディレイ５１Ａが第２クロック間ディレイ５１Ｂより
小）
【図８】（Ｂ） 本発明の第１の実施例の動作を説明す
るためのタイミングチャートである。 （Ｃ） 本発明の第１の実施例の動作を説明するための
タイミングチャートである。
るためのタイミングチャートである。 （Ｃ） 本発明の第１の実施例の動作を説明するための
タイミングチャートである。
【図９】（Ａ） 本発明の第１の実施例の動作を説明す
るためのタイミングチャートである。（第１クロック間
ディレイ５１Ａが第２クロック間ディレイ５１Ｂより
大）
るためのタイミングチャートである。（第１クロック間
ディレイ５１Ａが第２クロック間ディレイ５１Ｂより
大）
【図１０】（Ｂ） 本発明の第１の実施例の動作を説明
するためのタイミングチャートである。 （Ｃ） 本発明の第１の実施例の動作を説明するための
タイミングチャートである。
するためのタイミングチャートである。 （Ｃ） 本発明の第１の実施例の動作を説明するための
タイミングチャートである。
【図１１】従来例のクロック間ディレイ生成回路の構成
を示す回路図である。
を示す回路図である。
【図１２】従来例のクロック生成回路の構成を示す回路
図である。
図である。
【図１３】従来例の動作を説明するためのクロックのタ
イミングチャートである。
イミングチャートである。
【図１４】本発明と従来例のディレイの電源電圧変動特
性の実測比較データを示す図である。
性の実測比較データを示す図である。
１，３，３１ 遅延回路 ２ 分周回路 ４ ２入力ＮＡＮＤ回路 ５，９ ２入力ＡＮＤ回路 ６，７１ ディレイ生成回路 ７，８ インバータ １０ ２入力ＯＲ回路 ４１ レイト ４２，４４〜４７ クロックアクティブ幅 ４３，７２，５１Ａ，５１Ｂ，５１ クロック間ディレ
イ
イ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/13
Claims (6)
- 【請求項１】任意のレイトを有する第１の基本クロック
を入力とし前記第１の基本クロックを遅延させる第１の
遅延回路と、前記第１の遅延回路の出力を第２の基本ク
ロックとして入力し、該第２の基本クロックのレイトの
整数倍のクロックアクティブ幅を有し、且つ前記第２の
基本クロックのレイトの整数倍毎順次位相が遅れて成る
多相クロック群を生成する分周回路と、前記多相クロッ
ク群のうち位相順が互いに隣合う第（ｎ−１）番目と第
ｎ番目の位相順の２つのクロックと前記第１の基本クロ
ックを入力とするディレイ生成回路であって、該第（ｎ
−１）番目の位相順のクロックを遅延させる第２の遅延
回路と、前記第２の遅延回路の出力を一の入力とし、前
記第１の基本クロックを他の入力とするＮＡＮＤ回路
と、前記ＮＡＮＤ回路の出力を一の入力とし、前記多相
クロック群の第ｎ番目の位相順のクロックを他の入力と
するＡＮＤ回路を備えて成り、該ＡＮＤ回路の出力を出
力信号とするディレイ生成回路と、を有することを特徴
とするクロック間ディレイ生成回路。 - 【請求項２】任意のレイトを有する第１の基本クロック
を入力とし前記第１の基本クロックを遅延させる第１の
遅延回路と、前記第１の遅延回路の出力を第２の基本ク
ロックとして入力し、該第２の基本クロックのレイトの
整数倍のクロックアクティブ幅を有し、且つ前記第２の
基本クロックのレイトの整数倍毎順次位相が遅れて成る
多相クロック群を生成する分周回路を備えると共に、更
に前記請求項１記載のディレイ生成回路を複数備え、前
記複数のディレイ生成回路から互いに重なりのない多相
クロック群を出力するクロック生成回路。 - 【請求項３】任意のレイトを有する第１の基本クロック
を入力とし前記第１の基本クロックを遅延させる第１の
遅延回路と、前記第１の遅延回路の出力を第２の基本ク
ロックとして入力し、該第２の基本クロックのレイトの
整数倍のクロックアクティブ幅を有し、且つ前記第２の
基本クロックのレイトの整数倍毎順次位相が遅れて成る
多相クロック群を生成する分周回路と、前記多相クロッ
ク群のうち位相順が互いに隣合う第（ｎ−１）番目と第
ｎ番目の位相順の２つのクロックと前記第１の基本クロ
ックを入力とするディレイ生成回路であって、該第（ｎ
−１）番目の位相順のクロックを遅延させる第２の遅延
回路と、前記第２の遅延回路の出力を第１のインバータ
を介して一の入力とし、前記多相クロック群の第ｎ番目
の位相順のクロックを他の入力とする第１のＡＮＤ回路
と、前記第１の基本クロックを第２のインバータを介し
て一の入力とし、前記多相クロック群の第ｎ番目の位相
順のクロックを他の入力とする第２のＡＮＤ回路と、前
記第１、第２のＡＮＤ回路の出力を入力とするＯＲ回路
を備えて成り、該ＯＲ回路の出力を出力信号とするディ
レイ生成回路と、を有することを特徴とするクロック間
ディレイ生成回路。 - 【請求項４】任意のレイトを有する第１の基本クロック
を入力とし前記第１の基本クロックを遅延させる第１の
遅延回路と、前記第１の遅延回路の出力を第２の基本ク
ロックとして入力し、該第２の基本クロックのレイトの
整数倍のクロックアクティブ幅を有し、且つ前記第２の
基本クロックのレイトの整数倍毎順次位相が遅れて成る
多相クロック群を生成する分周回路を備えると共に、更
に前記請求項３記載のディレイ生成回路を複数備え、前
記複数のディレイ生成回路から互いに重なりのない多相
クロック群を出力するクロック生成回路。 - 【請求項５】任意のレイトを有する第１の基本クロック
を入力とし前記第１の基本クロックを遅延させる遅延回
路であって、互いに遅延時間の異なる出力端を複数備え
た第１の遅延回路と、前記第１の遅延回路の出力の一を
第２の基本のクロックとして入力し、該第２の基本クロ
ックのレイトの整数倍のクロックアクティブ幅を有し、
且つ前記第２の基本クロックのレイトの整数倍毎順次位
相が遅れて成る多相クロック群を生成する分周回路を備
えると共に、更に前記請求項１記載のディレイ生成回路
を複数備え、前記複数のデイレイ生成回路には、それぞ
れ前記第１の基本クロック及び前記第１の遅延回路の出
力端からクロック信号が供給され、前記複数のディレイ
生成回路から、クロックアクティブ幅が異なり且つ互い
に重なりのない多相クロック群を出力するクロック生成
回路。 - 【請求項６】請求項５のディレイ生成回路を請求項３記
載のディレイ生成回路としたクロック生成回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338975A JP2959372B2 (ja) | 1993-12-03 | 1993-12-03 | クロック生成回路 |
| US08/352,086 US5532633A (en) | 1993-12-03 | 1994-11-30 | Clock generating circuit generating a plurality of non-overlapping clock signals |
| EP94119055A EP0656688B1 (en) | 1993-12-03 | 1994-12-02 | Clock generating circuit generating a plurality of non-overlapping clock signals |
| DE69410410T DE69410410T2 (de) | 1993-12-03 | 1994-12-02 | Taktsignalgenerator für eine Vielzahl nicht überlappender Taktsignale |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338975A JP2959372B2 (ja) | 1993-12-03 | 1993-12-03 | クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
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