TWI504149B - 時脈產生裝置與其方法 - Google Patents

時脈產生裝置與其方法 Download PDF

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Description

時脈產生裝置與其方法
本發明係關於一種電子裝置，特別是關於一種時脈產生裝置與其方法。
一般時間交錯類比數位轉換器是將N個(或N個通道(channel))之類比數位轉換器並列配置，以讓類比數位轉換器之取樣頻率提升N倍。此種方式為高取樣頻率類比數位轉換器常用的作法。然而，時間交錯類比數位轉換器會面臨許多非理想之問題，舉凡N個類比數位轉換器彼此之間的取樣時間不匹配(sampling timing mismatch)一亦即取樣時間扭曲(sampling timing skew)、或者N個類比數位轉換器彼此之間增益不匹配(gain mismatch)與偏移電壓不匹配(offset mismatch)。
取樣時間不匹配是因為每個通道的類比數位轉換器取樣週期不同所致。例如，第1A圖所示，利用M個別為250MHZ之類比數位轉換器ADC1、ADC2~ADCM構成一個1GHz的類比數位轉換器。以四個類比數位轉換器為例，當類比數位轉換器ADC1取樣完訊號，類比數位轉換器ADC2必須間隔1/1GHz(也就是1ns)進行取樣，接著類比數位轉換器ADC3在類比數位轉換器ADC2取樣後隔1/GHz取樣，接著依此類推，以產生圖是右方之訊號。在實務上，往往每個通道的類比數位轉換器之間取樣時間並無法剛好作 到間隔1ns，而造成N個類比數位轉換器取樣時間不匹配之結果。
取樣時間不匹配，是因為類比數位轉換器之訊號源之訊號路徑長度不同與電路架構不對稱造成。例如，第1B圖顯示之習知非重疊(non-overlap)時脈產生器。此非重疊時脈產生器產生之時脈CK1、CK2作為2-通道之時間交錯式類比數位轉換器的時脈源，會有下列問題發生：首先，時脈CK1和CK2是由CLKin經過粗體箭頭路徑產生，為了製造出非重疊時脈。由於時脈CLKin到時脈CK1之路徑和時脈CLKin到CK2之路徑不能太短，但由於晶片製作時具有元件無法完全相同之物理限制。因此，時脈CLKin到時脈CK1之路徑和時脈CLKin到CK2之路徑不匹配，如此將造成2-通道時間交錯式類比數位轉換器取樣時間不匹配，降低電路效能。再者，即使扣除晶片製作時會有元件無法做到完全一樣之物理限制，如第1B圖所示，該時脈產生電路之架構並不對稱，因此時脈CLKin到產生時脈CK1之時間和時脈CLKin到產生CK2之時間會不同。
本發明之目的之一，在提供一種時脈產生裝置與其方法，以減少傳統時脈產生器之複數個時脈路徑不匹配造成之問題。
本發明之目的之一，在提供一種時脈產生裝置與其方法，以減少傳統時脈產生器之複數個時脈時間不匹配造成之問題。
本發明之一實施例提供了一種時脈產生裝置包含有一第一延遲單元、一除頻單元、一角度延遲單元、以及一第一計算單元。第一延遲單元接收一輸入時脈，延遲輸入時脈一預設時間，產生一輸入延遲時脈。除頻單元接收輸入 延遲時脈，除頻輸入延遲時脈，以產生一第一除頻時脈與一第二除頻時脈，且第一除頻時脈之頻率與第二除頻時脈之頻率均為輸入延遲時脈之一預設倍數。角度延遲單元延遲第一除頻時脈一第二預設時間，由該角度延遲單元之第一輸出端產生一第一延遲時脈。而第一計算單元，依據第一除頻時脈與第一延遲時脈之位準決定一第一輸出時脈之第一邊緣之觸發時間，依據輸入時脈與第一延遲時脈之位準決定第一輸出時脈之第二邊緣之下降時間。
本發明之另一實施例提供了一種時脈產生裝置，包含有一第一延遲單元、一除頻單元、角度延遲單元、以及複數個計算單元。第一延遲單元接收一輸入時脈，延遲輸入時脈一預設時間，產生一輸入延遲時脈。除頻單元接收輸入延遲時脈，除頻輸入延遲時脈，以產生複數個除頻時脈，且每一除頻時脈之頻率為輸入延遲時脈之一預設倍數。角度延遲單元，延遲每一除頻時脈一第二預設時間，以產生複數個輸出延遲時脈。而每一計算單元依據一除頻時脈與一輸出延遲時脈之位準決定一輸出時脈之第一邊緣之觸發時間，依據輸入時脈與輸出延遲時脈之位準決定輸出時脈之第二邊緣之下降時間。其中，計算單元產生之複數個輸出時脈不相互重疊。其中，計算單元包含有一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體。第一電晶體與第二電晶體串聯形成一第一路徑、第三電晶體與第四電晶體串聯形成一第二路徑，該第一路徑並聯第二路徑以執行方程式ck=(c．ca)+(c．cks)，其中ck為該輸出時脈、ca為該除頻時脈、c為該輸出延遲時脈。
本發明之另一實施例提供了一種時脈產生方法，包含有下列步驟：首先，接收一輸入時脈，延遲輸入時脈一預設時間，產生一輸入延遲時脈。接收輸入延遲時脈，除頻輸入延遲時脈，以產生複數個除頻時脈，且每一除頻時 脈之頻率為輸入延遲時脈之一預設倍數。延遲每一除頻時脈一第二預設時間，以產生複數個輸出延遲角度時脈。依據一除頻時脈與一輸出延遲角度時脈之位準決定一輸出時脈之第一邊緣之觸發時間，依據輸入時脈與輸出延遲角度時脈之位準決定輸出時脈之第二邊緣之下降時間，其中，複數個輸出時脈不相互重疊。
本發明之時脈產生裝置與方法利用邏輯電路控制輸出時脈結束取樣之邊緣，降低取樣時間無法對準造成不匹配問題，亦不需經過如習知技術較長的延遲路徑，可減少傳統時脈產生裝置在產生輸出時脈之間不匹配路徑的長度，提供準確之非重疊時脈，且解決習知技術訊號路徑過長造成之不匹配問題。
200‧‧‧時脈產生裝置
201、203‧‧‧延遲單元
202‧‧‧除頻單元
204、205‧‧‧計算單元
201a、202b、204a、205a‧‧‧反相單元
202a、203a‧‧‧正反器
M1、M2、M3、M4‧‧‧電晶體
第1A圖顯示習知技術之時間交錯類比數位轉換器示意圖。
第1B圖顯示習知技術之時脈產生裝置之示意圖。
第2A圖顯示本發明一實施例之時脈產生裝置之示意圖。
第2B圖顯示本發明一實施例之延遲單元、除頻單元之示意圖。
第2C圖顯示本發明一實施例之計算單元之示意圖。
第2D圖顯示本發明另一實施例之計算單元之示意圖。
第2E圖顯示本發明一實施例之時脈產生裝置之波形圖。
第3圖顯示本發明另一實施例之時脈產生裝置之波形圖。
第4圖顯示本發明另一實施例之時脈產生裝置之示意 圖。
第5圖顯示本發明一實施例之時脈產生方法之流程圖。
第2A圖顯示本發明一實施例之時脈產生裝置之示意圖。時脈產生裝置200可為一低取樣時間扭曲(sampling timing skew)的除N時脈產生器。時脈產生裝置200包含有一第一延遲單元201、一除頻單元202、一90度延遲單元203、一第一計算單元204、以及一第二計算單元205。
第一延遲單元201接收一輸入時脈cks，延遲輸入時脈cks一預設時間d1，以產生一輸入延遲時脈ckdiff。
除頻單元202接收輸入延遲時脈ckdiff，輸出一反相輸入延遲時脈，且除頻輸入延遲時脈ckdiff以產生一第一除頻時脈c1a與一第二除頻時脈c2a(圖未示)。其中，第一除頻時脈c1a之頻率與第二除頻時脈c2a之頻率均為輸入延遲時脈ckdiff之一預設倍數1/N，N為自然數N小於無限大，例如二分之一倍。
90度延遲單元203接收第一除頻時脈c1a與反相輸入延遲時脈，且延遲該第一除頻時脈c1a一第二預設時間d2，例如延遲90度之週期長度，以產生一第一延遲時脈c1與一第二延遲時脈c2。本實施例延遲90度僅為示例，本發明不限於此，延遲長度可依據設計者任意設計。
第一計算單元204依據第一除頻時脈c1a與第一延遲時脈c1之位準決定一第一輸出時脈ck1之第一邊緣(正緣)之觸發時間，依據輸入時脈cks與第一延遲時脈c1之位準決定第一輸出時脈ck1之第二邊緣(負緣)之下降時間，且經過一反相單元204a來輸出第一輸出時脈ck1。
第二計算單元205依據第二除頻時脈c2a與第二延遲時脈c2之位準決定一第二輸出時脈ck2之第一邊緣 (正緣)之觸發時間，依據輸入時脈cks與第二延遲時脈c2之位準決定第二輸出時脈ck2之第二邊緣(負緣)之下降時間，且經過一反相單元205a來輸出第一輸出時脈ck2。
第2B、2C圖顯示本發明時脈產生裝置200一實施例之示意圖。
第一延遲單元201包含有複數個反相單元201a，該些反相單元201a彼此串聯，用以延遲輸入時脈cks以產生延遲一預設時間d1(未圖示)之延遲時脈ckdiff。
除頻單元202包含有一第一正反器202a以及一反相單元202b。90度延遲單元203包含有一第二正反器203a。第一正反器202a接收輸入延遲時脈ckdiff，將輸入延遲時脈訊號ckdiff作為時脈訊號，且依據輸入延遲時脈ckdiff由輸出端產生第一除頻時脈c1a、且由反相輸出端產生第二除頻時脈。其中，第一除頻時脈c1a與該第二除頻時脈c2a之頻率由ckdiff之200MHZ降至100MHZ。反相單元202b反相輸入延遲時脈訊號ckdiff，以產生反相輸入延遲時脈。第二正反器203a將反相輸入延遲時脈訊號作為時脈訊號。接著，90度延遲單元203之第二正反器203a延遲該第一除頻時脈c1a一第二預設時間d2，以由輸出端產生一第一延遲時脈c1、且由反相輸出端產生一第二延遲時脈c2。
本實施例中，第一除頻時脈c1a之頻率與第二除頻時脈c2a之頻率均為輸入延遲時脈ckdiff之二分之一倍，由200MHZ除頻至100MHZ。當然，上述除頻架構與倍數僅為示例，本發明不限於此，可利用目前現有或未來發展出之各種電路進行除頻，且除頻之倍數可依據需求任意設計。
第2C圖顯示第一計算單元204之一實施例之示意圖。第一計算單元204包含有複數個電晶體M1、M2、M3、M4，電晶體M1接收第一除頻時脈c1a。電晶體M2耦接電 晶體M1且接收第一延遲時脈c1。電晶體M3耦接電晶體M1，且接收第一延遲時脈c1。電晶體M4耦接電晶體M3與M2，且接收輸入時脈cks。
一實施例，電晶體M1、M2串聯形成第一路徑P1、電晶體M3、M4串聯形成第二路徑P2，第一路徑P1與第二路徑P2並聯以執行下列方程式之運算：ck1=(c1．c1a)+(c1．cks)…(1)
依此方式，如第2E圖所示，計算單元204可依據第一除頻時脈c1a與第一延遲時脈c1之位準決定一第一輸出時脈ck1之第一邊緣(正緣)之觸發時間，例如時間點T1時，第一除頻時脈c1a之位準為高位準1，第一延遲時脈c1為高位準1，因此依據(c1．c1a)之結果，可觸發第一輸出時脈ck1之正緣。
另外，計算單元204依據輸入時脈cks與第一延遲時脈c1之位準決定第一輸出時脈之第二邊緣(負緣)之下降時間，例如時間點T2時，輸入時脈cks之位準為低位準0，第一延遲時脈c1為高位準1，因此依據(c1．cks)之結果，可使第一輸出時脈ck1在時間T2之準位下降為低準位0，形成第一輸出時脈ck1之負緣。
需注意，計算單元204可包含有複數個第一路徑P1與複數個第二路徑P2，以提供其他時脈產生裝置之計算用。
如第2D圖所示，第二計算單元205包含有複數個電晶體M1、M2、M3、M4，電晶體M1接收第二除頻時脈c2a。電晶體M2耦接電晶體M1且接收第二延遲時脈c2。電晶體M3耦接電晶體M1，且接收第二延遲時脈c2。電晶體M4耦接電晶體M3與M2，且接收輸入時脈cks。
一實施例，電晶體M1、M2串聯形成第一路徑P1、電晶體M3、M4串聯形成第二路徑P2，第一路徑P1與 第二路徑P2並聯以執行下列方程式之運算：ck2=(c2．c2a)+(c2．cks)…(2)
第二計算單元205之輸出時脈ck2產生之方式與第一計算單元204相同不再重覆贅述細節。
請同時參考第2E圖與第3圖。第3圖係顯示第一、第二計算單元204、205之相關時脈之示意圖。若以正緣、負緣來說明，則本發明時脈產生裝置200中，決定第一輸出時脈ck1正緣之第一除頻時脈c1a與第一延遲時脈c1係依據輸入延遲時脈ckdiff產生，而第二輸出時脈ck2之負緣係由輸入時脈cks決定，由於輸入時脈cks與輸入延遲時脈ckdiff之間具有預設時間d1之延遲，所以時脈c1a與c1的邊緣都會落後時脈cks，因此第一輸出脈ck1之正緣與第二輸出時脈ck2之負緣不重疊，如第3圖之兩個虛線圓圈A所示；另一方面，第一輸出時脈ck1之負緣係由輸入時脈cks決定，而決定第二輸出時脈ck2正緣之第二除頻時脈c2a與第二延遲時脈c2係依據輸入延遲時脈ckdiff產生，由於輸入時脈cks與輸入延遲時脈ckdiff之間具有預設時間d1之延遲，所以時脈c2a與c2的邊緣都會落後時脈cks，因此第一輸出脈ck1負緣與第二輸出時脈ck2之正緣不重疊，如第3圖之兩個虛線圓圈B所示。
依此方式，本發明之時脈產生裝置利用第一計算單元204與第二計算單元205產生第一輸出時脈ck1與第二輸出時脈ck2之非重疊(non-overlap)之時脈，之後，可將非重疊之輸出時脈ck1與ck2提供至時間交錯類比數位轉換器(M-channel interleaved analog-to-digital converter(TI-ADC))。本發明之時脈產生裝置利用邏輯電路控制輸出時脈ck1與ck2結束取樣之邊緣，不會因為取樣時間無法對準造成不匹配問題，亦不需經過如習知技術較長的延遲路徑，可減少傳統時脈產生裝置在產生輸出時脈ck1與ck2不匹配 路徑的長度，提供準確之非重疊時脈，且解決習知技術訊號路徑過長造成之不匹配問題。
需注意，本實施例中，時脈產生裝置係產生兩個非重疊之輸出時脈CK1與CK2，本發明不限於此，時脈產生裝置可產生複數個非重疊時脈，時脈之數目可依據需求任意調整。如第4圖所示，時脈產生裝置200’之除頻單元202產生M個除頻時脈c1a~cMa，利用M個延遲單元產生M個延遲時脈C1~CM，再由M個計算單元204、205…、20M產生彼此非重疊之輸出時脈ck1~ckM。一實施例中，非重疊之輸出時脈ck1~ckM可供M通道之時間交錯類比數位轉換器使用。
第5圖顯示本發明一實施例之一種時脈產生方法之流程圖。該方法包含有下列步驟：
步驟S502：開始。
步驟S504：接收一輸入時脈，延遲輸入時脈一預設時間，產生一輸入延遲時脈。
步驟S506：接收輸入延遲時脈，除頻輸入延遲時脈，以產生複數個除頻時脈，且每一除頻時脈之頻率為輸入延遲時脈之一預設倍數。
步驟S508：延遲每一除頻時脈一第二預設時間，以產生複數個輸出延遲90度時脈。
步驟S510：依據一除頻時脈與一輸出延遲90度時脈之位準決定一輸出時脈之第一邊緣之觸發時間，依據輸入時脈該輸出延遲90度時脈之位準決定輸出時脈之第二邊緣之下降時間。其中，複數個輸出時脈不相互重疊。
步驟S512：結束。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者所進行之各種變形或變更，皆落入本發明之申請專利範圍。
200‧‧‧時脈產生裝置
201、203‧‧‧延遲單元
202‧‧‧除頻單元
204、205‧‧‧計算單元
204a、205a‧‧‧反相單元

Claims (17)

  1. 一種時脈產生裝置，包含有：一第一延遲單元，接收一輸入時脈，延遲該輸入時脈一預設時間，產生一輸入延遲時脈；一除頻單元，接收該輸入延遲時脈，除頻該輸入延遲時脈，以產生一第一除頻時脈與一第二除頻時脈，且該第一除頻時脈之頻率與該第二除頻時脈之頻率均為該輸入延遲時脈之一預設倍數；一角度延遲單元，延遲該第一除頻時脈一第二預設時間，由該角度延遲單元之第一輸出端產生一第一延遲時脈；以及一第一計算單元，依據該第一除頻時脈與該第一延遲時脈之位準決定一第一輸出時脈之第一邊緣之觸發時間，依據該輸入時脈與該第一延遲時脈之位準決定該第一輸出時脈之第二邊緣之下降時間。
  2. 如申請專利範圍第1項所述之時脈產生裝置，其中該角度延遲單元延遲該第一除頻時脈該第二預設時間，由該角度延遲單元之第二輸出端產生一第二延遲時脈，且該時脈產生裝置更包含：一第二計算單元，依據該第二除頻時脈與該第二延遲時脈之位準決定一第二輸出時脈之第一邊緣之觸發時間，依據該輸入時脈與該第二延遲時脈之位準決定該第一輸出時脈之第二邊緣之下降時間。
  3. 如申請專利範圍第1或2項所述之時脈產生裝置，其中該第一邊緣為正緣、該第二邊緣為負緣。
  4. 如申請專利範圍第1項所述之時脈產生裝置，其中該預設倍數為二分之一倍。
  5. 如申請專利範圍第1項所述之時脈產生裝置，其中該第二預設時間為90度之週期時間。
  6. 如申請專利範圍第1項所述之時脈產生裝置，其中該第一輸出時脈與該第二輸出時脈為非重疊(non-overlap)時脈。
  7. 如申請專利範圍第1項所述之時脈產生裝置，其中該第一計算單元包含有複數個電晶體，一第一電晶體接收該第一除頻時脈、一第二電晶體耦接該第一電晶體且接收該第一延遲時脈、一第三電晶體耦接該第一電晶體且接收該第一延遲時脈、一第四電晶體耦接該第二電晶體與該第三電晶體且接收該輸入時脈。
  8. 如申請專利範圍第7項所述之時脈產生裝置，其中該第一電晶體與該第二電晶體串聯形成一第一路徑、該第三電晶體與該第四電晶體串聯形成一第二路徑，該第一路徑並聯該第二路徑以執行方程式ck1=(c1．c1a)+(c1．cks)，其中ck1為該第一輸出時脈、c1a為該第一除頻時脈、c1為該第一延遲時脈。
  9. 如申請專利範圍第1項所述之時脈產生裝置，其中該第二計算單元包含有複數個電晶體，一第一電晶體接收該第二除頻時脈、一第二電晶體耦接該第一電晶體且接收該第二 延遲時脈、一第三電晶體耦接該第一電晶體且接收該第二延遲時脈、一第四電晶體耦接該第二電晶體與該第三電晶體且接收該輸入時脈。
  10. 如申請專利範圍第9項所述之時脈產生裝置，其中該第一電晶體與該第二電晶體串聯形成一第一路徑、該第三電晶體與該第四電晶體串聯形成一第二路徑，該第一路徑並聯該第二路徑以執行方程式ck2=(c2．c2a)+(c2．cks)，其中ck2為該第二輸出時脈、c2a為該第二除頻時脈、c2為該第二延遲時脈。
  11. 一種時脈產生裝置，包含有：一第一延遲單元，接收一輸入時脈，延遲該輸入時脈一預設時間，產生一輸入延遲時脈；一除頻單元，接收該輸入延遲時脈，除頻該輸入延遲時脈，以產生複數個除頻時脈，且每一該除頻時脈之頻率為該輸入延遲時脈之一預設倍數；一角度延遲單元，延遲每一該除頻時脈一第二預設時間，以產生複數個輸出延遲時脈；以及複數個計算單元，每一該計算單元依據一該除頻時脈與一該輸出延遲時脈之位準決定一輸出時脈之第一邊緣之觸發時間，依據該輸入時脈與該輸出延遲時脈之位準決定該輸出時脈之第二邊緣之下降時間；其中，該複數個計算單元產生之該複數個輸出時脈不相互重疊。
  12. 如申請專利範圍第11項所述之時脈產生裝置，其中該複數個輸出時脈係供複數個通道之時間交錯類比數位轉換器使用。
  13. 如申請專利範圍第11項所述之時脈產生裝置，其中該計算單元包含有複數個電晶體，一第一電晶體接收該除頻時脈、一第二電晶體耦接該第一電晶體且接收該輸出延遲時脈、一第三電晶體耦接該第一電晶體且接收該輸出延遲時脈、一第四電晶體耦接該第二電晶體與該第三電晶體且接收該輸入時脈。
  14. 如申請專利範圍第13項所述之時脈產生裝置，其中該第一電晶體與該第二電晶體串聯形成一第一路徑、該第三電晶體與該第四電晶體串聯形成一第二路徑，該第一路徑並聯該第二路徑以執行方程式ck=(c．ca)+(c．cks)，其中ck為該輸出時脈、ca為該除頻時脈、c為該輸出延遲時脈。
  15. 如申請專利範圍第11項所述之時脈產生裝置，其中該第二預設時間為90度之週期時間。
  16. 一種時脈產生方法，包含有：接收一輸入時脈，延遲該輸入時脈一預設時間，產生一輸入延遲時脈；接收該輸入延遲時脈，除頻該輸入延遲時脈，以產生複數個除頻時脈，且每一該除頻時脈之頻率為該輸入延遲時脈之一預設 倍數；延遲每一該除頻時脈一第二預設時間，以產生複數個輸出延遲角度時脈；以及依據一該除頻時脈與一該輸出延遲角度時脈之位準決定一輸出時脈之第一邊緣之觸發時間，依據該輸入時脈與該輸出延遲角度時脈之位準決定該輸出時脈之第二邊緣之下降時間；以及其中，該複數個輸出時脈不相互重疊。
  17. 如申請專利範圍第16項所述之時脈產生方法，其中該輸出延遲角度時脈之延遲角度為90度。
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