JP2850082B2

JP2850082B2 - ファジイ推論のｍｉｎ−ｍａｘ演算回路

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Publication number: JP2850082B2
Application number: JP5097154A
Authority: JP
Inventors: 謙太田; ウィリアム・シー・アーチボルト
Original assignee: MOTOROORA KK
Current assignee: MOTOROORA KK
Priority date: 1993-03-31
Filing date: 1993-03-31
Publication date: 1999-01-27
Anticipated expiration: 2014-01-27
Also published as: US5559928A; CN1096109A; JPH06290047A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種の家電製品や車両
の制御などに利用されるファジイ推論マシン内で生成さ
れた入力ラベルのグレードにmin-max 演算を行って出力
ラベルのグレードを生成するファジイ推論のmin-max 演
算回路に関するものである。

【０００２】

【従来の技術】ファジイ推論を利用したファジイ制御
は、各種の家電製品や車両の制御など既存の広汎な制御
に応用されつつある。このファジイ推論の核心をなす多
重ファジイ推論では、まず、ファジイ規則（ルール）の
前件部に含まれる入力側の複数のファジイ概念と、実際
の入力データによって示される事実との適合度（グレー
ド）が演算される。入力側の複数のファジイ概念には相
互を識別するためにラベルが付加されており、このた
め、各ファジイ概念は入力ラベルとも称される。演算さ
れた各入力ラベルのグレードについてルールに対応した
min-max 演算を行うことにより、各ルールの後件部に含
まれる出力側のファジイ概念（出力ラベル）のメンバー
シップ関数を頭切りするための出力ラベルのグレードが
演算される。最後に、対応のグレードによって頭切りさ
れた各出力ラベルのメンバーシップ関数の重心から確定
的な出力を得るという非ファジイ化が行われる。

【０００３】上記min-max 演算の内容を具体例を挙げて
説明する。まず、以下のような７個のルールが定義され
ているものとする。ルールα₁ if A and B then α ルールα₂ if B and C then α ルールα₃ if E and F then α ルールα₄ if G and M and N then α ルールβ₁ if C and D then β ルールγ₁ if H and I then γ ルールγ₂ if J and K and L then γ ただし、各ルールの前件部に含まれるＡ〜Ｌは入力ラベ
ル、後件部に含まれるα〜γは出力ラベルである。ま
た、演算された入力ラベル A〜L のグレード Ag〜Lg
がそれぞれ Ag ＝0, Bg ＝0.06, Cg＝0.7, Dg ＝ 0.55, Eg ＝ 0.6
5, Fg ＝ 0, Gg＝0.45,Hg ＝0.9, Ig ＝0, Jg ＝ 0, K
g ＝0, Lg ＝0.62, Mg＝0.2, Ng ＝０であったとする。

【０００４】まず、各ルールについて、その前件部に含
まれる入力ラベルのグレードのうち最小のものを選択す
るmin 演算が行われる。例えば、ルールα₁について
は、その前件部に入力ラベルＡとＢとが含まれている
が、それぞれのグレード Ag とBgとがそれぞれ０と 0.6
6 であるから、小さい方のグレード Ag が選択される。
同様に、ルールα₂については入力ラベルＢのグレード
Bgが選択され、ルールα₃ついは入力ラベルＦのグレー
ド Fg が選択され、ルールα₄についてはグレードNgが
選択される。

【０００５】次に、出力ラベルが共通な複数のルールに
ついて、min 演算結果の最小のグレードのうち最大のも
のを選択するmax 演算が行われる。すなわち、出力ラベ
ルが共通な４個のルールα₁，α₂，α₃，α₄のそれ
ぞれについてmin 演算によって得られた最小のグレード
Ag ， Bg ， Fg ， Ng のうち最大のもの、すなわちグ
レード Bg が選択される。同様のmax 演算が出力ラベル
βとγについても行われ、出力ラベルβについてはグレ
ード Dg が演算結果となり、出力ラベルγについてはグ
レード Ig ＝ Jg ＝ Kg ＝0 が演算結果となる。

【０００６】上記制御用のファジイ推論マシンでは、速
度、圧力、温度など複数の入力データを受けるために、
複数の入力チャネルが設けられており、各入力チャネル
には複数の入力ラベルが定義されている。また、スイッ
チの開閉やバルブの開度などに関する複数の出力データ
を出力するために複数の出力チャネルが設けられてお
り、各出力チャネルには複数の出力ラベルが定義されて
いる。従って、演算される入力ラベルのグレードの総数
は、入力チャネル×１入力チャネル当たりの入力ラベル
数となり、後段のmin-max 演算の対象となるデータの量
はかなり大きくなる。

【０００７】従来、上述したようなファジイ推論による
制御は、主として家電製品などの低速制御用に応用され
てきたが、これを自動車の走行制御や、サスペンション
制御など比較的複雑でかつ高速性が要求される技術分野
に応用しようとすれば、従来の処理時間を飛躍的に、典
型的には３桁程度、短縮することが必要になる。この演
算時間の短縮は、入力ラベルについてのグレード演算
と、この演算されたグレード群についてのmin-max 演算
による出力ラベルのグレードの演算と、演算されたグレ
ードにより頭切りされた出力ラベルのメンバーシップ関
数の重心演算による非ファジイ化のそれぞれの段階につ
いて調和を保ちながら実現することが必要になる。

【０００８】

【発明が解決しようとする課題】従来、入力ラベルのグ
レードについてのmin-max 演算は、各ルールについてそ
れぞれの前件部に含まれる入力ラベルのグレードの大小
比較を行うことにより実現されている。この大小比較を
ソフトウェア処理で実現するシステムの典型例は、特願
平４ー１０１３３号などに開示されたものがあるが、こ
のようなソフトウェア処理では、多数回の大小比較を反
復する必要上、演算速度の向上が困難になるという問題
がある。上記大小比較をハードウエア回路で実現するシ
ステムの典型例は、特願平２ー１５９６２８号などに開
示されたものがあるが、各ルールに含まれる入力ラベル
について多数回の比較演算を実行する必要があり、高速
化が困難であると共に、このハードウエア回路の規模が
大きくなり製造費用の低減が困難になるという問題があ
る。

【０００９】また、典型的なファジイ推論においては、
min-max 演算対象の入力ラベルのグレードの大部分はゼ
ロとなる。例えば、各入力チャネルについて、８個の入
力ラベルのメンバーシップ関数のそれぞれを最隣接のも
のだけが交差するように定義すれば、各入力チャネルか
らはゼロでないグレードを持つ入力ラベルが２個づつ出
力される。すなわち、min-max 演算対象の入力ラベルの
グレードのうち７０〜８０％はゼロのグレードとなる。
この大部分を占めるゼロのグレード（以下「ゼログレー
ド」と称する）は、min-max 演算結果に実質的な影響を
与えないという点で、他の入力ラベルのグレード（以下
「非ゼログレード」と称する）とは異なる特異性を有し
ている。しかしながら、従来のmin-max 演算では、ゼロ
グレードを非ゼログレードと同様に処理しているので、
無駄な処理が多量に含まれることになり、演算速度の向
上とハードウエア量の低減を一層困難にしている。

【００１０】従って、本発明の目的は、演算速度の向上
とハードウエア量の低減化を実現したファジイ推論のmi
n-max 演算回路を提供することにある。

【００１１】

【課題を解決するための手段】上記従来技術の課題を解
決する本発明に係わるファジイ推論のmin-max 演算回路
は、ファジイ推論の各ルールとこれら各ルールの前件部
に含まれる各入力ラベルとの対応関係を判定し対応の有
無を各ルールについて設定した所定の配列順序に従って
配列される有効／無効ビット群によって示すルール対応
ビット群を生成し出力するルール対応判定部と、各入力
ラベルについて演算された入力ラベルのグレードを対応
のラベルコードと共に大小の順序に従って再配列したの
ち、再配列後の入力ラベルのグレード又は入力ラベルの
再配列の順位をその大きい順もしくは小さい順に出力す
ると共に対応のラベルコードを前記ルール対応判定部に
供給することによりルール対応ビット群を出力させる入
力ラベル再配列手段とを備えている。

【００１２】更に、本発明に係わるファジイ推論のmin-
max 演算回路は、前記再配列回路から出力される入力ラ
ベルのグレード又は再配列の順位と、前記ルール対応判
定部から出力されるルール対応ビット群中に最初に又は
最後に出現する有効ビットとに基づき各ルールについて
それぞれの前件部に含まれる各入力ラベルのグレードの
うち最小のものに関する検出情報を得る最小グレード検
出手段と、各出力ラベルを後件部として含む各ルールに
ついて前記各最小グレード検出手段で得られた前記検出
情報に基づき各ルールについて得られる最小グレードの
うち最大のものに関する検出情報を得る最大グレード検
出手段を備えている。

【００１３】

【作用】本発明によれば、まず、全てのルールの前件部
に含まれる入力ラベルがそのグレードの大小の順に入力
ラベル再配列回路によって再配列される。一例として、
従来技術の説明に関連して既に説明した７個のルールα
₁〜α₄、β₁，γ₁，γ₂が定義されかつ、各ルール
に含まれる各入力ラベルＡ〜Ｎのグレードが前述のよう
な値である場合を想定する。この場合、前件部に含まれ
る入力ラベルをそのグレードの大小の順に配列し直すこ
とにより、図８に示すような結果が得られる。このよう
に、各ルールの前件部に含まれる入力ラベルをそのグレ
ードの大小の順に空間的に配列し直すことにより、各ル
ールについて最小のグレードを有する入力ラベルは一番
右側に配列された入力ラベル（丸で囲んで示す）であ
り、かつ任意の出力ラベルを共通とする複数のルールに
ついて、min 演算結果の最小のグレードのうち最大値を
有する入力ラベルは一番左側に配列されたもの（二重丸
で囲んで示す）であることが容易に判明する。このよう
に、各ルールの前件部に含まれる入力ラベルをそのグレ
ードの大小の順に空間的に配列し直すことにより、その
配列順位からmin-max 演算の結果を容易に知ることがで
きる。

【００１４】図８の再配列結果は人間による判別には向
いているが、機械的な判別には不向きである。そこで、
機械的な判別に適した一つの方法として、まず、上記入
力ラベルの再配列に先立って、システム内で定義されて
いる各ルールの符号化を行う方法が考えられる。このル
ールの符号化は、システム内の全ての入力チャネルで定
義されている全ての入力ラベルについて所定の配列順序
を予め定義しておき、各ルールについて各入力ラベルを
含むか否かを、含む場合には有効ビット（例えば
“１”）で、含まない場合には無効ビット（例えば
“０”）で表示した情報を上記入力ラベルについて定義
された所定の配列順序と同一の順序で配列することによ
って実現される。

【００１５】図８の例では、ＡからＮまでの各入力ラベ
ルについて、アルファベット順の配列順序を定義してお
くものとすれば、ルールα₁は入力ラベルＡとＢのみを
前件部に含むため、これを符号化した符号化ルールα₁
は、図９に示すように、「１１０００００００００００
０」となる。同様に、ルールβ₁は入力ラベルＣとＤの
みを前件部に含むため、これを符号化した符号化ルール
β₁は、図９に示すように、「００１１０００００００
０００」となる。上記各符号化ルールを所定の順序、好
適には、共通の出力ラベルを有するものどうしが隣接し
合うように配列することにより、図９に例示するような
有効／無効ビットの二次元配列を得る。この有効／無効
ビットの二次元配列は、図９中を下から上に縦方向にた
どると、すなわち、任意の入力ラベルについて全ての符
号化ルールを走査すると、その入力ラベルが所定の順序
で配列された各ルールの前件部に含まれるか否かを、含
まれる場合には有効ビット（“１”）で、含まれない場
合には有効ビット（“０”）で表示したビット配列とな
る。

【００１６】このような１列分の有効／無効ビットの配
列を「各入力ラベルのルール対応ビット群」と称するも
のとする。図９の場合、入力ラベルＡのルール対応ビッ
ト群は「１００００００」であり、入力ラベルＮのルー
ル対応ビット群は「０００１０００」である。このよう
な各入力ラベルのルール対応ビット群を各入力ラベルの
識別コード（ａ〜ｎ）によってアクセスされるＲＯＭな
どのメモリ上に予め保持させておく。このようなメモリ
を「ルールメモリ」、あるいは「ルールＲＯＭ」と称す
るものとし、このルールメモリの読出しアドレスを指定
する入力ラベルの識別子ａ，ｂ・・・ｎを「ラベルコー
ド」と称する。このように、機械的な自動判別を実現す
るための一方法によれば、ルールの符号化を行いこの符
号化ルールをラベルコードによって指定されるアドレス
を有するルールＲＯＭ内にルール対応ビット列として保
持させておく。

【００１７】更に、図９に示した各入力ラベルのルール
対応ビット群を各入力ラベルのグレードの大小の順序に
従って空間的に配列し直すと、図１０示すような結果が
得られる。図１０の空間的な配列は、前述の図８の空間
的な配列に対応している。なお、図９から図１０への再
配列に際し、あるルールやその符号化ルールについてそ
れぞれの前件部に含まれる入力ラベルの配列順序を変更
ないしは入替えても、そのルールやその符号化ルールの
内容は何ら変更されないことが前提となっている。これ
は、if Ａ and Ｂ then α というルールは、前件
部の入力ラベルの順序を入替えることによりif Ｂ and
Ａ then α と変形しても、ルールの内容は変更され
ないことによる。

【００１８】このように、入力ラベルのグレードの大小
順に各入力ラベルのルール対応ビット群を空間的に再配
列する（配列し直す）ことにより、機械的な自動判定が
容易な図１０の配列を得ることができる。すなわち、図
１０に含まれる各符号化ルールについて最も右側に位置
する有効ビット（“１”）を検出し、次に任意の出力ラ
ベルを共通に含む１又は複数の符号化ルールのそれぞれ
について検出済みの最も右側の有効ビットのうち最も左
側に位置する有効ビットを検出し、この最も左側に位置
する有効ビットに対応する入力ラベルを検出し、最後
に、その検出した入力ラベルのグレードを選択すれば、
これが直ちにその出力ラベルについてのmin-max 演算結
果となる。上述した各入力ラベルのルール対応ビット群
の再配列を含むmin-max 演算は、ソフトウェア的に実現
してもよいし、ハードウエア的に実現してもよい。ま
た、ソフトウェアで実現する場合もハードウエア回路で
実現する場合も、その具体的な実現方法としては、多種
多様なものが考えられる。

【００１９】上述のように、空間的に配列されたルール
対応ビット群に基づきmin-max 演算を行うことが可能で
あり、このような空間的なmin-max 演算の構成について
は本出願人が既に行った特許出願（特願平４ー３３２４
０２号）の明細書に開示されている。更に、上述のよう
なルール対応ビット群の出現順序を利用する時系列的な
min-max 演算を実現することも可能であり、そのような
min-max 演算回路についても本出願人が既に行った特許
出願（特願平４ー３３２４０１号）の明細書に開示され
ている。

【００２０】上記時系列的なmin-max 演算に必要な入力
ラベル再配列回路は、各入力ラベルについて演算された
入力ラベルのグレードを対応のラベルコードと共に大小
の順序に従って一旦再配列したのち、この再配列済みの
入力ラベルのグレードの大小の順序に従って対応のラベ
ルコードをルールメモリの読出しアドレスとして供給す
ることにより対応のルール対応ビット群を順次出力させ
る。このルールメモリから順次出力されるルール対応ビ
ット群の各ビット位置に着目すれば、ルールメモリに保
持中の各符号化ルールが入力ラベルの入替えによる変形
を受けながら時系列的に出現する。

【００２１】上記時系列的な演算を行うmin-max 演算回
路では、各符号化ルールに含まれる最小グレードを検出
するための最小グレード検出回路がルールメモリから順
次出力されるルール対応ビット群の各ビット位置に設置
される。各最小グレード検出回路は、入力ラベル再配列
回路から出力される入力ラベルのグレードや再配列の順
位と、ルールメモリから出力される各符号化ルール中に
最初に、あるいは最後に出現する有効ビットとに基づき
最小グレードに関する検出結果を得る。すなわち、入力
ラベルのグレードの小さな順にルールメモリをアクセス
すれば、各符号化ルールの最初に出現する有効ビットと
共に再配列回路から出力されるグレードを最小グレード
として検出できる。逆に、入力ラベルのグレードの大き
な順にルールメモリをアクセスすれば、各符号化ルール
の最後に出現する有効ビットと共に再配列回路から出力
されるグレードを最小グレードとして検出できる。

【００２２】更に、上記時系列的な手法を採用するmin-
max 演算回路では、各出力ラベルに対応して最大グレー
ド検出回路が設置される。各最大グレード検出回路は、
各出力ラベルを後件部として含む各ルールに対応して設
置されている各最小グレード検出回路が得た最小グレー
ドに関する検出結果に基づきこれらのうち最大のものに
関する検出結果を得る。

【００２３】空間的なあるいは時系列的ないずれの手法
を採用する場合にも、入力ラベルをグレードの大小の順
に一旦再配列しておくという構成により、処理時間が大
幅に短縮される。すなわち、従来のmin-max 演算回路に
よれば、各ルールごとに前件部に含まれる入力ラベルの
グレードの大小比較が行われるため、例えば、入力ラベ
ルＡとＢとを前件部に含むルールが１０個存在するもの
とすれば、それぞれのグレードの大小比較が１０個のル
ールについて、すなわち１０回にわたって繰り返され
る。これに対して、上記各先願と本願発明のmin-max 演
算回路では、入力ラベルＡとＢとを前件部に含むルール
が何個存在する場合でも、それぞれのグレードの大小比
較は再配列時の１回で済み、この結果、演算時間が大幅
に短縮される。

【００２４】上記各先願のmin-max 演算回路では、ある
ルールとこのルールの前件部に含まれる各入力ラベルと
の対応の有無を各１ビットの有効／無効ビットによって
示すルール対応ビット群を予め各入力ラベルについて作
成し、ルールメモリに保持させている。これに対して、
本願発明のmin-max 演算回路では、上記各入力ラベルの
ルール対応ビット群を予め作成しておく代わりに、各ル
ールとこれら各ルールの前件部に含まれる各入力ラベル
との対応関係を、各入力ラベルの識別子や各ルールの識
別子の形態でメモリ上に保持させておき、再配列回路か
ら大小順に再配列された入力ラベルの識別子が出力され
た時点で、上記各入力ラベルのルール対応ビット群を発
生させるように構成されている。

【００２５】一例として、図２に示すように、各ルール
に割当てた複数のメモリ（あるいはレジスタなど）のそ
れぞれに各ルールの前件部に含まれる各入力ラベルの識
別子を保持させておき、再配列回路から大小順に再配列
された入力ラベルの識別子が出力された時点で、この入
力ラベルの識別子と上記各ルールに割当てた複数のメモ
リのそれぞれに保持中の各入力ラベルの識別子とを照合
し、照合結果の一致／不一致に応じたルール対応ビット
群を発生する構成とすることができる。他の一例として
は、図６に示すように、ある入力ラベルに割当てた複数
のメモリ（レジスタなど）のそれぞれにこの入力ラベル
を前件部に含む各ルールの識別子を保持させておき、再
配列回路から大小順に再配列された入力ラベルの識別子
が出力された時点で、この入力ラベルに割当てられた上
記複数のメモリのそれぞれに保持中の各ルールの識別子
を出力させてデコーダに供給し、ルール対応ビット群を
発生する構成とすることもできる。上記図２と図６の構
成と動作の詳細については、実施例として後に詳述す
る。

【００２６】上述のように、本願発明のmin-max 演算回
路は、基本的には先願の各min-max演算回路、特に時系
列的な演算方式を採用するmin-max 演算回路と共通して
おり、各入力ラベルのルール対応ビットを予め作成して
おくか、あるいは、再配列済みの入力ラベルの出力の時
点で発生させるかの具体的な構成において相違してい
る。この具体的な構成上の相違によって、各入力ラベル
と各ルールとの対応関係を保持しておくのに必要なメモ
リの容量に差異が生ずる。図１１〜図１３を参照してこ
のメモリ容量の差異について説明する。

【００２７】まず、入力側の諸元として８個の入力チャ
ネルを想定し、各入力チャネルについて定義されている
入力ラベルの数を９個と想定すれば、合計７２個の入力
ラベルが存在する。これらの入力ラベルをＡ〜Ｎとす
る。また、出力側については１個の出力チャネル当たり
８個の出力ラベルα〜θが割当てられているものとし、
各出力ラベルを共通とするルールの最大数を５個とすれ
ば、１個の出力チャネルに割当られるルールの総数は４
０個となる。この場合、上記先願の各min-max 演算回路
において、各入力ラベルと各ルールとの対応を示す情報
としてルールＲＯＭ内に保持すべきルール対応ビット群
の構成の一例は、図１１に示すようなものとなり、総ビ
ット数は、１出力チャネル当たり１ビット×４０×７２
＝２，８８０ビットとなる。

【００２８】これに対して、本願発明による第１の方法
（後述する図２の構成）において、４０個のルールのそ
れぞれに含まれ得る入力ラベルの最大数を５個とし、７
２個の入力ラベルの識別子ａ〜ｎのそれぞれを７ビット
で表現するものとする。この場合、ルール対応判定部内
に各ルールに対応して保持される入力ラベルの識別子の
データ構成は図１２に例示するようなものとなり、総ビ
ット数は１出力チャネル当たり７ビット×４０×５＝
１，４００ビットとなる。また、本発明による第２の方
法（後述する図６の構成）において、各入力ラベルを前
件部に含むルールの最大数を５個とし、４０個のルール
を識別するための各識別子が６ビット構成であるとす
る。ルール対応判定部内に各入力ラベルに対応して保持
される各入力ラベルを含むルールの識別子（α₁〜
θ₅）のデータ構成は図１３に示すようなものとなり、
総ビット数は１出力チャネル当たり6 ビット×5 ×72＝
2,160 ビットとなる。このように、入力側と出力側に関
し上述したような典型的諸元を有するなファジイ推論シ
ステム内のmin-max 演算回路については、ルール対応判
定部内に保持すべきデータ量を先願の各min-max 演算回
路よりも低減できる。以下、本発明の詳細を実施例と共
に説明する。

【００２９】

【実施例】図１は、本発明の第１の実施例に係わるファ
ジイ推論のmin-max 演算回路の構成を示すブロック図で
あり、１０は入力ラベルのグレードとラベルコードとを
そのグレードの大小順に再配列する入力ラベル再配列回
路、２０はルール対応判定部、３０はグレード保持レジ
スタ群、４０は論理回路群、５１はグレードバス、５２
はラベルコードバス、５３は有効フラグ信号線である。
図示の便宜上、ルール対応判定部２０と、グレード保持
レジスタ群３０と、論理回路群４０から成る後段部分
は、１個の出力チャネルのみについて図示されている。
すなわち、上記後段部分は、出力チャネルの総数に等し
い数、例えば出力チャネルの総数が１０であれば、これ
と同数の１０組設置される。

【００３０】グレードバス５１上には、図示しない前段
のグレード演算回路において複数の入力チャネルの所定
の配列順にかつ各入力チャネルについてはこの入力チャ
ネルについて定義されている複数の入力ラベルの所定の
配列順に入力ラベルのグレード演算が実行され、この演
算の実行順に各入力チャネルの各入力ラベルのグレード
が出現する。入力チャネルの総数が８で、各入力チャネ
ル内の入力ラベルの総数が９であるような典型なファジ
イ推論システムを想定すれば、合計７２個の入力ラベル
のグレードがグレードバス５１上に順次出現する。

【００３１】グレードバス５１上に出現する入力ラベル
のグレードに対応する入力チャネル・入力ラベルのラベ
ルコードが、この入力ラベルのグレードと同時にラベル
コードバス５２上に出現する。各入力チャネル・入力ラ
ベルのラベルコードは、２番目の入力チャネルの３番目
の入力ラベルという具合に入力チャネルの通し番号とこ
の入力チャネルに含まれる入力ラベルの通し番号の組合
せで表現してもよいし、あるいは、入力チャネルの配列
順にかつ各チャネルについて定義されている入力ラベル
の配列順に配列される全ての入力ラベルについて割り振
られた通し番号で表現してもよい。

【００３２】典型的なファジイ推論システムにおいて
は、グレードバス５１上に出現する入力ラベルのグレー
ドの大部分はゼロとなる。例えば、各入力チャネルにつ
いて、９個の入力ラベルのメンバーシップ関数のそれぞ
れを最隣接のものだけが交差するように定義すれば、各
入力チャネルからはゼロでない入力ラベルのグレードが
２個づつ出力される。すなわち、全部で８入力チャネル
分の総数７２個の入力ラベルのグレードのうち１６個だ
けがゼロでなく、残りの５６個はゼロのグレード（以
下、「ゼログレード」と称する）となる。このmin-max
演算回路では、入力ラベルのグレードの大部分を占める
ゼログレードについては例外的な処理を実行することに
より、処理時間の短縮と回路規模の低減とを図ってい
る。その一環として、図示しない前段の入力ラベルのグ
レード演算回路からは、演算結果がゼログレードでなけ
ればその旨を示す有効フラグが、ゼログレードであれば
無効フラグが有効フラグ信号線５３上に出力される。

【００３３】グレードバス５１上に順次出現する多数の
ゼログレードを含む入力ラベルのグレードは、まず、入
力ラベル再配列回路１０において、ゼログレードについ
てはその廃棄と、非ゼログレードについてはその大きさ
の順に応じた再配列とが実行される。この入力ラベル再
配列回路１０は、基本的には縦列配置された２系統のデ
ータレジスタ群から構成され、一方の系統のデータレジ
スタ群には入力ラベルのグレードが保持され、他方の系
統のデータレジスタ群には対応のラベルコードが保持さ
れるようになっている。

【００３４】このゼログレードの廃棄と、非ゼログレー
ドの大きさの順序に応じた入力ラベルのグレードの再配
列は、有効フラグ信号線５３上に有効フラグが出現した
時だけ、グレードバス５１上に出現中のグレードをその
大小関係に応じた保持先を選択しながら対応の識別子と
共に各系統のデータレジスタ群の一つに保持することに
よって実現される。このような入力ラベル再配列回路１
０は適宜な手法に基づき実現できるが、好適には、本出
願人がこの出願と前後して出願する「データのソート回
路」に開示されているようなものを利用すれば、処理時
間の短縮という点において特に好適である。この入力ラ
ベル再配列回路の詳細については、図７を参照して後述
する。

【００３５】入力ラベル再配列回路１０によるグレード
とラベルコードの再配列が終了すると、出力グレードレ
ジスタ群３０の全てについて初期値ゼロが設定されたの
ち、アドレスカウンタ５４から供給される連続的なアド
レスに従って、再配列済みの入力ラベルのグレードが小
さな順に入力ラベル再配列回路１０からグレードバス上
５１に出力される。これと同時に対応のラベルコード
（入力ラベルの識別子）が入力ラベル再配列回路１０か
らラベルコードバス５２上に出力される。このラベルコ
ードバス５２上に出力されたラベルコードは、ルール対
応判定部２０に供給されることにより、ルール対応判定
部２０からはこの入力ラベルと各ルールとの対応有無の
判定が行われ、判定結果であるルール対応ビット群が論
理回路４０に出力される。

【００３６】ルール対応判定部２０は、図２に示すよう
に、４０個のルールのそれぞれに対応して配置された対
応判定部（判定回路）２０₁，２０₂，・・・・２０₄₀
から構成されており、対応判定部２０₁は、対応のルー
ルに含まれ得る入力ラベルの最大個数分（この例では５
個）のラベルコード・メモリＲ₁〜Ｒ₅と、各ラベルコ
ード・メモリに保持中のラベルコードとラベルコードバ
ス５２上に出現中のラベルコードとを照合する照合回路
Ｃ１〜Ｃ５と、各照合回路から照合一致の時に出力され
る有効ビット“１”の論理和をルール対応ビットＲ₁と
して論理回路群４０内の対応の論理回路４１０の一つに
出力するオアゲートＯＲとから構成されている。他の対
応判定部２０₂〜２０₄₀についても同様の構成となって
いる。

【００３７】ルール対応判定部２０から出力されるルー
ル対応ビット群Ｒ_{1 ,}Ｒ₂・・・・Ｒ₄₀を受ける図１の
論理回路４０は、８個の出力ラベル( α, β・・・θ)
のそれぞれに対応して設置されている９個の部分論理回
路４１，４２・・・・４８から構成されている。各部分
論理回路は、対応の出力ラベルについて定義可能なルー
ルの最大数と同数（この例では５個）の最小グレード検
出回路４１０（α₁〜α₅），４２０（β₁〜β₅）・
・・４８０（θ₁〜θ₅）と、これら最小グレード検出
回路の各出力の論理和を作成し出力するオアゲート４１
１，４２１・・・・４８１から成る８個の最大グレード
検出回路とから構成されている。

【００３８】入力ラベル再配列回路１０による入力ラベ
ルの再配列が終了すると、グレードレジスタ３１〜３８
の内容がゼロに初期設定される。この後、入力ラベル再
配列回路１０から、再配列済みの入力ラベルとラベルコ
ードがそのグレードの小さな順に順次出力される。入力
ラベル再配列回路１０からバス５２上に出力されたラベ
ルコードは、ルール対応判定部２０に供給され、このル
ール対応判定部２０で作成されたルール対応ビット群が
入力ラベルのグレードの大小順に出力され、４０ビット
幅のルール対応応ビット群Ｒ₁〜Ｒ₄₀が４０個のルール
に対応して設置されている４０個の最小グレード検出回
路４１０〜４８０の一つに供給される。

【００３９】最小グレード検出回路４１０（α₁〜
α₅）は、ルール対応判定部２０から逐次出力される対
応の符号化ルールα₁〜α₅中に最初に出現する有効ビ
ット“１”を検出し、オアゲート４１１に“１”を出力
する。これに伴いオアゲート４１１から対応のグレード
レジスタ３１にデータの保持を指令する“１”が出力さ
れる。この保持指令を受けたグレードレジスタ３１は、
グレードバス５１上に出現中の入力ラベルのグレードを
保持する。すなわち、各最小グレード検出回路４１０
（α₁〜α₅）は、対応のルールの前件部に含まれる１
又は複数の入力ラベルのグレードのうち、入力ラベル再
配列回路１０から最初に出力されたものだけをデータレ
ジスタ３１に保持させる機能を果たす。グレードバス５
１上には入力ラベルのグレードが小さな順に出現すると
いう点を考慮すれば、対応の符号化ルールα₁〜α₅中
に出現する最初の有効ビットに基づきレジスタ３１に保
持される入力ラベルのグレードは、対応の符号化ルール
の前件部に含まれる最小のものに他ならない。すなわ
ち、単位論理回路４１０のそれぞれは、対応のルールの
前件部に含まれる各入力グレードに対する min演算を実
現するための機能の一部を果す。

【００４０】また、最初の出力ラベルαに対応して設置
されているグレードレジスタ３１については、この出力
ラベルαを共通とする５個のルールα₁〜α₅に対応し
て設置されている５個の最小グレード検出回路４１０
（α₁〜α₅）のいずれかから“１”が出力されるたび
に、グレードバス５１上に出現中の入力ラベルのグレー
ドの保持が行われる。この際、既に保持済みの入力ラベ
ルのグレードが新たに保持される入力ラベルのグレード
によって置き換えられる。従って、入力ラベル再配列回
路１０からの入力ラベルのグレードの出力が終了した時
点でグレードレジスタ３１に保持中の入力ラベルのグレ
ードは、各最小グレード検出回路４１０のうち最後に
“１”を出力したものに対応するルールに含まれている
最小の入力ラベルのグレードに他ならない。ここで、グ
レードバス５１上に出力される入力ラベルのグレードは
大きなものほど遅く出現するという点を考慮すれば、各
符号化ルール中に最後に出現した有効ビットによってデ
ータレジスタ３１に保持された入力ラベルのグレード
は、対応の出力ラベルに含まれる各符号化ルールについ
て検出された入力ラベルのグレードの最小値（min)のう
ちの最大値 (max)に他ならない。

【００４１】すなわち、最小グレード検出回路４１０の
それぞれは、単体では各ルールに前件部として含まれる
各入力グレードについての min 演算の機能の一部を果
たすと共に、互いに並列に設置され各出力端子がオアゲ
ート４１１で論理的に加算されるという全体構成により
min-max 演算の機能の一部を果たすことになる。このmi
n-max 演算機能の残りの部分は、グレードバス５１上に
小さなものほど先行して入力ラベルのグレードを出力す
るという入力ラベルのグレード再配列回路１０の機能に
負っている。このmin-max 演算機能は、この出力チャネ
ルの他の出力ラベル（β〜θ）に対応して設置されてい
る部分論理回路４２〜４８についても、また、図示しな
い他の全ての出力チャネルについて各出力ラベルに対応
して設置されている他の全ての部分論理回路についても
同様である。

【００４２】このようにして、グレード再配列回路１０
から総数１６個のゼロでないグレードが出力された時点
で、各入力チャネルの各入力ラベルのグレードどうしの
min-max 演算に基づき演算された各出力チャネルの各出
力ラベルのグレードがグレードレジスタに保持される。
このグレードレジスタに保持された各出力チャネルの各
出力ラベルのグレードは、グレードバス５１を介して後
段の非ファジイ化回路に転送され、ここで重心法などに
よる非ファジイ化処理を受け、確定的な出力データとし
て、各出力チャネルに出力される。

【００４３】さて、各最小グレード検出回路は、ルール
α₁に関するmin 演算を行う最小グレード検出回路４１
０（α₁）で代表して図３に示すように、Ｄフリップフ
ロップ４１１ａと２入力アンドゲート４１１ｂとから成
る後段部分と、ＪＫフリップフロップ４１１ｃ，４１１
ｇとスイッチ４１１ｄと論理ゲート４１１ｅ，４１１ｆ
とから成る前段部分とから構成されている。この最小グ
レード検出回路の主要な動作は、前述したように、再配
列済みの入力ラベルのグレードの出力中にmin-max 演算
の機能の一部を分担することにある。まず、Ｄフリップ
フロップ４１１ａと２入力アンドゲート４１１ｂとから
成る後段部分によって、前段部分のオアゲート４１１ｆ
の出力が“０”から“１”に変化した時に半クロック期
間だけ“１”を出力する微分機能が実現されている。

【００４４】これに対して上記前段部分のうちＪＫフリ
ップフロップ４１１ｇとオアゲート４１１ｆから成る部
分は、不使用ルールについて上記後段部分の機能を禁止
するためのものである。また、前段部分のうちＪＫフリ
ップフロップ４１１ｃとオアゲート４１１ｆから成る部
分は、入力ラベル再配列回路１０による入力ラベルのグ
レードの再配列中に対応のルールに含まれない無効な入
力ラベルが出現したり、ルールに含まれる有効な入力ラ
ベルがゼログレードであった場合、あるいは、min-max
演算過程で各ルールの前件部で指定された最初の有効ビ
ットが出現した後、すなわちルールの最小グレードが出
現した後は、上記後段の機能を停止させるためのもので
ある。前段部分のノアゲート４１１ｅの一方の入力端子
には、入力ラベル再配列回路１０が再配列を実行中であ
るか又は配列済みの入力ラベルのグレードの出力を実行
中であるかを、前者の場合には“０”で、後者の場合に
は“１”で示す信号が入力する。このノアゲート４１１
ｅの他方の入力端子には、図１の有効フラグ信号線５３
から再配列対象の入力ラベルのグレードがゼロであれば
“１”、ゼロでなければ“０”が入力する。

【００４５】まず、前述した入力ラベル再配列回路１０
による再配列の開始に先立って、プリセット信号に基づ
きＪＫフリップフロップ４１１ｇに初期値“１”がセッ
トされる共に、ＪＫフリップフロップ４１１ｃに初期値
“０”がセットされる。こののち、入力ラベル再配列回
路１０によって再配列が開始されると、ルールＲＯＭ２
０はラベルバス５２上に出現するラベルコードをアドレ
ス端子に受けながらアクセスされる。入力ラベルの再配
列中は上述のようにノアゲート４１１ｅの一方の入力端
子には“０”が入力され続ける。

【００４６】ノアゲート４１１ｅの他方の入力端子にグ
レードバス５１上の入力ラベルのグレードがゼロでない
ことを示す“０”が出現すると、ノアゲート４１１ｅの
出力が“１”になり、スイッチ４１１ｄが図３に点線で
示す状態に切り替えられる。この状態で、入力端子ＩＮ
に符号化ルール中の有効ビット“１”が出現すると、Ｊ
Ｋフリップフロップ４１１ｇの状態が初期値“１”から
“０”に反転する。これに対して、入力端子ＩＮへの有
効ビット“１”の出現時にノアゲート４１１ｅの他方の
入力端子に入力ラベルのグレードがゼロであることを示
す“１”が出現すると、ノアゲート４１１ｅの出力が
“０”となり、スイッチ４１１ｄが図中に実線で示す状
態に切り替えられ、ＪＫフリップフロップ４１１ｃの状
態は初期値“０”から“１”に反転する。従って、入力
ラベルの再配列が終了した時点のオアゲート４１１ｆの
出力は、符号化ルール中の全ての有効ビット“１”につ
いて対応の入力ラベルのグレードがゼログレードでない
ことが指定された場合には“０”となっており、その他
の場合、すなわち符号化ルール中の有効ビット“１”に
ついて一つでもゼログレードの入力ラベルが指定されて
いた場合や、符号化ルール中に有効ビット“１”が一つ
も出現しなかった場合には、初期値“１”に保たれてい
る。

【００４７】こののち、入力ラベル再配列回路１０から
再配列済みの入力ラベルのグレードと対応のラベルコー
ドの出力が開始されると、スイッチ４１１ｄが図３に実
線で示す状態に切り替えられ、ルール対応判定部２０か
ら出力される符号化ルールの有効／無効ビットがこのス
イッチ４１１ｄを通してＪＫフリップフロップ４１１ｃ
のＪ入力端子に供給される。この出力の開始時点におい
てＪＫフリップフロップ４１１ｃと４１１ｇの状態が共
に“０”であれば、２入力アンドゲート４１１ｂの反転
入力端子に“０”が供給されるため、符号化ルールの有
効／無効ビットが最初に“１”になった時に出力端子Ｏ
ＵＴから“１”が半クロックの期間にわたって出力さ
れ、グレードバス５１上に出現中の入力ラベルのグレー
ドがグレードレジスタ３１に保持される。

【００４８】これに対して、ＪＫフリップフロップ４１
１ｃ又は４１１ｇが再配列済みの入力ラベルのグレード
の出力の開始時点において“１”に保持されていれば、
２入力アンドゲート４１１ｂの反転入力端子に“１”信
号が供給され続けるため、ルール対応ビットが“１”に
なっても出力端子ＯＵＴからは“１”が出力されない。
すなわち、この最小グレード検出回路４１０による入力
ラベルのグレードの出力時の動作が禁止される。このよ
うに、図３の最小グレード検出回路４１０内の前段部分
は、対応の符号化ルールの前件部に含まれるいずれかの
入力ラベルのグレードがゼロの場合、あるいはこの符号
化ルールがその前件部に入力ラベルを一つも含まない不
使用ルールであった場合には、この最小グレード検出回
路が入力ラベルのグレードの再出力時においてmin 演算
に関与することを禁止する有効ルール判定のための機能
を果たす。このような機能の必要性は以下の三つの理由
による。

【００４９】第１の理由は、本実施例における前段の入
力ラベル再配列回路１０では、非ゼログレードの入力ラ
ベルの再配列と並行して対応のルールに含まれる入力ラ
ベルのゼログレードの廃棄が行われるが、本来のmin-ma
x 演算原理に従えばこのようなルールに含まれるゼログ
レードを単純に廃棄したり無視したりすることはできな
いからである。すなわち、本来のmin-max 演算によれば
ルールに含まれる入力ラベルのゼログレードについても
他の非ゼログレードと同様にmin 演算の対象とされ、こ
のゼログレードの入力ラベルを前件部に含むルールにつ
いてはゼロのmin 演算結果が得られなければならない。

【００５０】従って、入力ラベル再配列回路１０の簡易
化のためにこのようなゼログレードを単純に廃棄する
と、これ以外の非ゼログレードのうち最小のものがその
ルールについてのmin 演算結果となり、誤りが生ずる。
そこで、このような誤りを防ぐために、対応のルールに
含まれるゼログレードを廃棄した場合には、以後のmin-
max 演算時にこのゼログレードを含むルールについての
min 演算を禁止を指令するための1 ビットの情報が保存
される。各グレードレジスタの内容はゼロに初期設定さ
れるため、上記１ビットの情報によるmin 演算の禁止は
ゼログレードの保持と同一の結果を生ずるからである。

【００５１】第２の理由は、本出願人がこの特許出願と
前後して別途行う「ファジイ推論のグレード演算回路」
と題する特許出願に開示されているグレード演算回路を
使用する場合、入力ラベル再配列回路１０による入力ラ
ベルの再配列時に、Π型メンバーシップ関数によって定
義される入力ラベルのグレードの演算途中で、無効デー
タが出力される場合があり、このような場合、min-max
演算を禁止する必要があり、このような理由から１ビッ
トの情報によるmin 演算の禁止が行われる。

【００５２】第３の理由は、任意の出力ラベルに含まれ
るルールのうち全く使用していないルールについてはmi
n-max 演算から除外する必要があるためである。これ
は、ルールメモリ内に保持させた特定のルールを後発的
に無効にしたり、適当な重み付けにより演算結果に及ぼ
す影響を軽減する場合などに必要となる。この有効ルー
ルの判別子として、図３中のＪＫフリップフロップ４１
１ｇが付加されている。

【００５３】さて、再出力時のmin-max 演算の終了時点
では、各出力チャネルの対応のグレードレジスタ、例え
ば１出力チャネル当たり９個のグレードレジスタのそれ
ぞれには非ゼロの出力ラベルのグレードが保持される。
この１出力チャネル当たり最大９個の出力ラベルのグレ
ードは、後段の非ファジイ化回路に読出され、対応の出
力ラベルのメンバーシップ関数を頭切りするのに使用さ
れる。この非ファジイ化のための演算時間を短縮するた
めに、出力ラベルに関しては、入力ラベルの場合とは異
なり、対応のメンバーシップ関数をその重心の位置に立
てた単位高さの線分によって置き換えたシングルトンデ
ータが利用され、このシングルトンデータが各出力ラベ
ルのグレードによって頭切りされることにより、出力ラ
ベルのグレードに等しい高さのシングルトンデータとな
る。

【００５４】本出願人が別途出願する「ファジイ推論の
非ファジイ化方法」と称する特許出願によれば、非ファ
ジイ化の演算時間を更に短縮するために、頭切りされた
全てのシングルトンデータを用いて重心演算を行う代わ
りに、高さの大きな順に２個のシングルトンデータのみ
を選択しこれらを用いて重心演算を行う近似方法が開示
されている。このような近似方法を行うには、９個のグ
レードレジスタ３１〜３９に保持されている最大９個の
出力ラベルのグレードから大きい順に２個だけを選択す
る処理が必要になる。後段の非ファジイ化回路において
この選択を行おうとすれば、多数回の比較動作が必要に
なって処理時間が長引いたり、あるいは処理時間を短縮
しようとすれば多数の比較回路を並列配置した複雑なハ
ードウエアが必要になる。

【００５５】このような問題点は、上述したmin-max 演
算と並行して演算結果の出力ラベルのグレードのうち最
大のものと次に大きなものだけを選択的に保持すること
によって解決される。このような出力ラベルのグレード
の選択的保持を可能とした本発明の他の実施例に係わる
選択保持回路の構成を図４に示す。

【００５６】図４に示す選択的保持回路は、図１の９個
のグレードレジスタ３１〜３９を、図示の各要素で置き
換えたものであり、図１との対応を明確にするために、
図１と共通の９個のオアゲート４１１〜４９１と、グレ
ードバス５１とが図１と重複して図示されている。この
選択的保持回路は、縦列接続されたグレードレジスタ１
１１〜１１３、同じく縦列接続されたラベルレジスタ１
２１〜１２３、各レジスタに保持されたグレードの一致
を判定する一致判定回路１１４、各レジスタに保持され
たラベルの一致を判定する一致判定回路１２４などを備
えている。

【００５７】オアゲート４１１〜４９１の出力は、その
ままラベルレジスタ１２１に入力すると共に、これらの
論理和がオアゲート１３１を介してＤ型フリップフロッ
プ１３２に入力する。従って、オアゲート４１１〜４９
１のいずれかの出力が“１”になるとＤ型フリップフロ
ップ１３２が“１”にセットされ、グレードバス５１に
出現中のグレードがグレードレジスタ１１１に保持され
ると共に、オアゲート４１１〜４９１の出力がラベルレ
ジスタ１２１に保持される。ただし、ここにいうラベル
は、図１のルール対応判定部２０をアクセスするための
入力ラベルの識別コードとは異なり、各出力チャネル内
の９個の入力ラベルを“１”が立っているビット位置に
よって表示するものである。グレードレジスタ１１１に
保持されたグレードは、比較回路１１４においてグレー
ドレジスタ１１２の内容と比較され、ラベルレジスタ１
２１に保持されたラベルはラベルレジスタ１２２の内容
と比較される。

【００５８】Ａ．ラベルレジスタ１２１と１２２の内容
も一致せず、グレードレジスタ１１１と１１２の内容も
一致しない場合グレードレジスタ１１２の内容がグレードレジスタ１１
３に転送され、このグレードレジスタ１１２にはグレー
ドレジスタ１１１の内容が転送される。これと同時に、
ラベルレジスタ１２２の内容とラベルレジスタ１２１の
内容を反転させたものとの論理積が、スイッチ１２７と
アンドゲート１２８とを通してラベルレジスタ１２３に
転送され、ラベルレジスタ１２２にはオアゲート１２６
を通してラベルレジスタ１２１の内容が転送される。

【００５９】Ｂ．ラベルレジスタ１２１と１２２の内容
は一致しないが、グレードレジスタ１１１と１１２の内
容が一致した場合ラベルレジスタ１２３の内容とラベルレジスタ１２１の
内容を反転させたものとの論理積がスイッチ１２７とア
ンドゲート１２８を通してラベルレジスタ１２３に転送
されたのち、ラベルレジスタ１２１の内容とラベルレジ
スタ１２２の内容との論理和がオアゲート１２６を通し
てラベルレジスタ１２２に転送される。

【００６０】Ｃ．ラベルレジスタ１２１と１２２の内容
は一致するがグレードレジスタ１１１とグレードレジス
タ１１２の内容は一致しない場合グレードレジスタ１１１の内容がグレードレジスタ１１
２に転送される。Ｄ．ラベルレジスタ１２１と１２２の内容が一致し、か
つグレードレジスタ１１１と１１２の内容も一致する場
合には、何らの動作も行われない。

【００６１】上記Ａは、これまでグレードバス５１上に
出現したグレードのうちの最大値がグレードレジスタ１
１１に保持された場合であり、これまで最大値であった
グレードが２番目に大きな値のグレードとしてグレード
レジスタ１１２からグレードレジスタ１１３に転送さ
れ、グレードレジスタ１１１の内容がグレードの新たな
最大値としてグレードレジスタ１１２に転送される。こ
のようにして、グレードレジスタ１１２にはグレードバ
ス５１上にこれまで出現したグレードの最大値が保持さ
れると共に、グレードレジスタ１１３にはグレードバス
５１上にこれまで出現した２番目に大きな値のグレード
が保持される。ラベルレジスタ１２２と１２３には、グ
レードの最大値と２番目に大きな値のグレードに対応す
るラベルが保持される。ラベルレジスタ１２２に保持し
たラベルをラベルレジスタ１２１の反転内容との論理積
をとりながらラベルレジスタ１２３に転送することによ
り、ラベルレジスタ１２２に新たに保持するラベルと同
一のラベルがラベルレジスタ１２３に保持されることを
禁止している。

【００６２】グレードバス５１上に最後のグレードが出
現し終わった時点では、グレードレジスタ１１２と１１
３のそれぞれには各出力チャネルの最大グレードと２番
目に大きなグレードが保持されると共に、ラベルレジス
タ１２２と１２３には対応の出力ラベルが保持される。
この各レジスタの保持内容は、後段の非ファジイ化回路
によって読出され処理されることにより確定的な出力デ
ータが作成される。

【００６３】図５は、本発明の第２の実施例に係わるフ
ァジイ推論のmin-max 演算回路の構成の一部を示すブロ
ック図であり、本図中、図１と同一の参照番号を付した
構成要素は図１に関して既に説明したものと同一の構成
要素であり、これらについては重複する説明を省略す
る。

【００６４】本実施例では、入力ラベル再配列回路１０
による入力ラベルの再配列が終了すると、各グレードを
保持している再配列回路１０内のエントリーアドレスが
再配列の順位としてグレードの大きな順にバス５５上に
出力される。ルール対応判定部２０から読出される各符
号化ルールに対応して設置されている各最小グレード検
出回路５１０，５２０・・・は、ルール対応判定部２０
から出力される対応の符号化ルール中に出現する有効ビ
ットに同期して入力ラベル再配列回路１０からバス５５
に出力中の入力ラベルの再配列順位を保持してゆくこと
により対応の符号化ルール中に最後に出現する、すなわ
ち最小のグレードを有する入力ラベルの再配列順位を検
出結果として保持するレジスタから構成されている。ま
た、各出力ラベルに対応して設置されている最大グレー
ド検出回路５１，５２・・・は、対応の各最小グレード
検出回路５１０，５２０・・・に保持された再配列順位
のうち最大のものを選択して保持するレジスタから構成
されている。

【００６５】入力ラベル再配列回路１０からの出力が終
了したのちに、最大グレード検出回路５１，５２・・・
に保持された再配列順位が読出しのためのエントリーア
ドレスとしてバス５５を介して入力ラベル再配列回路１
０に順次供給され、各出力ラベルについてmin-max 演算
結果として選択すべき入力ラベルのグレードがグレード
バス５１上に出力される。

【００６６】なお、各最小グレード検出回路５１０，５
２０・・・に付加された２入力アンドゲートとフリップ
フロップは、ゼログレードについての例外処理のために
付加された回路である。すなわち、入力ラベル再配列回
路１０による再配列中に、有効なゼログレードが出現中
すると、対応の２入力アンドゲートの出力がハイになり
後段のフリップフロップがセットされる。このフリップ
フロップがセットされた各最小グレード検出回路は、入
力ラベル再配列回路１０からの出力時に上述した再配列
順位のレジスタ部分への保持動作が禁止される。更に、
このフリップフロップがセットされたルールに対応する
再配列順位レジスタは、後のmax 比較動作において比較
対象から除外される。

【００６７】図６は、図１と図５中のルール対応判定部
２０の他の構成の一例を示すブロック図であり、これは
図１３に関連して説明したルール対応ビット群の生成方
法を実現するための回路構成である。５個のルール識別
子保持メモリ２１１〜２１５のそれぞれは、７２個の入
力ラベルによって指定される７２個のアドレスのそれぞ
れに、各入力ラベルを前件部に含む最大５個のルールの
識別子を各６ビット幅のデータとして保持する。例え
ば、図１３の例では、入力ラベルＡのラベルコードによ
って指定されるアドレスに、メモリ２１１ではルールα
₁の識別子が保持され、メモリ２１２ではルールδ₁の
識別子が保持され、メモリ２１５ではルールη₃の識別
子が保持される。ルールの総数は４０であるが、αから
θまでの８個の出力ラベルを識別するための３ビット
と、各出力ラベルに含まれ得る最大５個のルールを識別
子するための３ビットととから成る計６ビットのルール
識別子がメモリ２１１〜２１５のそれぞれに保持され
る。

【００６８】メモリ２１１〜２１５のそれぞれから読出
された６ビットのルール識別子は、後段のデコーダ２２
１〜２２５のそれぞれに供給され、デコードによって生
成された４０ビットのデータが夫々４０本のビット信号
線を介して４０個のルールの所定の配列順序に従って配
列された４０個の５入力アオゲートの対応の入力端子に
供給され、４０個のアオゲートのそれぞれの出力端（ビ
ット信号出力端）から４０ビット幅のルール対応ビット
群Ｒ₁〜Ｒ₄₀が出力される。

【００６９】図７は、図１と図５中の入力ラベル再配列
回路１０の構成を示すブロック図であり、５１は図示し
ない前段のグレード演算回路から出力される入力ラベル
のグレードが出現するグレードバス、５２はラベルコー
ドバス、５３は有効フラグがライトイネーブル（ＷＥ）
信号として出現する信号線である。ただし、この例では
有効／無効フラグは図１，２，４に関して説明した場合
とは反転しており、ゼログレードのときには“０”とな
り、非ゼログレードのときには“１”となる。２１１，
２１２，２１３・・・と、２２１，２２２，２２３・・
・はそれぞれセレクタを内蔵しかつ縦列接続されるセレ
クタ付きデータレジスタ群であり、２３１，２３２，２
３３・・・は上記各セレクタ付きデータレジスタ内の２
入力セレクタの選択動作を制御するために各セレクタ付
きデータレジスタ群に対応して縦列配置される選択制御
回路群である。

【００７０】セレクタ付きデータレジスタ群２１１，２
１２，２１３・・・のそれぞれは、グレードレジスタＧ
Ｒと、このグレードレジスタＧＲの前段に配置される２
入力のグレードセレクタＧＳとを備えている。このグレ
ードセレクタＧＳの一方の入力端子Ａはグレードバス５
１に接続され、他方の入力端子Ｂは前段のセレクタ付き
データレジスタ内のグレードレジスタＧＲの出力端子に
接続され、かつ出力端子は後段のグレードレジスタＧＲ
の入力端子に接続されている。セレクタ付きデータレジ
スタ群２２１，２２２，２２３・・・のそれぞれは、ラ
ベルコード・レジスタＬＲと、このラベルレコード・ジ
スタＬＲの前段に配置される２入力のラベルコード・セ
レクタＬＳとを備えている。このラベルコード・セレク
タＬＳの一方の入力端子Ａはラベルコード・バス５２に
接続され、他方の入力端子Ｂは前段のセレクタ付きデー
タレジスタ内のラベルコード・レジスタＬＳの出力端子
に接続され、かつ出力端子は後段のラベルコード・レジ
スタＬＳの入力端子に接続されている。

【００７１】グレードセレクタＧＳとラベルセレクタＬ
Ｓは共に選択指令ＳＡがハイの時には入力端子Ａと出力
端子間を導通させ、選択指令ＳＢがハイの時には入力端
子Ｂと出力端子間を導通させ、かつ選択指令ＳＡ，ＳＢ
が共にローの時には入力端子ＡとＢのいずれも出力端子
に導通させない。なお、選択指令ＳＡ，ＳＢが共にハイ
となる組合せは禁止されている。縦列配置される選択制
御回路２３１，２３２，２３３・・・は、対応のグレー
ドレジスタに保持されているグレードとグレードバス５
１上に出現する新たなグレードとの大小比較を行う比較
回路ＣＭＰと、この比較回路による大小比較結果を保持
するＤ型フリップフロップＦＦと、２個のアンドゲート
Ａ１，Ａ２から成る論理回路とを備えている。比較回路
ＣＭＰは、自段のグレードレジスタの保持データＤｉ
と、グレードバス上に出現中のグレードＤＤｎとを比較
し、ＤＤｎ≦Ｄｉの時には出力をハイレベルに立上げ
る。

【００７２】まず、グレードバス５１上に入力ラベルの
グレードが出現し始める前に、各段のセレクタ付きデー
タレジスタ２１１，２１２，２１３・・・のグレードレ
ジスタＧＲがプリセット信号線ＲＳＴを介してプリセッ
トされる。プリセットされた各段のグレードレジスタＧ
Ｒには、グレードバス５１上に出現するグレードの上限
値、例えば、グレードが８ビット幅の符号無しデータで
あれば、その上限値〔ＦＦ〕_Hが保持される。以下で
は、説明の便宜上、入力ラベルのグレードを８ビット幅
のデータとし、初期値として設定されるその上限値を
〔ＦＦ〕_Hとする。

【００７３】このプリセットの終了後に、図示しない前
段のグレード演算回路で演算された入力ラベルのグレー
ドがグレードバス５１上に出力され、このグレードに対
応するラベルコードがラベルコード・バス５２上に出力
される。また、グレードバス５１上に出力されるグレー
ドの値がゼロでない有効データの場合にだけ、前段のグ
レード演算回路から、グレードの保持を指令するライト
イネーブル信号（ＷＥ）が有効フラグ信号線５３上に出
力される。

【００７４】最初のゼロでないグレードＤＤ１がクロッ
ク信号（図示せず）の立上りエッジに同期してグレード
バス５１上に出現すると、各段の選択制御回路２３１，
２３２，２３３・・・内の比較回路ＣＭＰにおいて、こ
のグレードバス５１上に出現したグレードＤＤ１と、グ
レードレジスタＧＲに保持中のグレードＤｉとの大小比
較が行われる。グレードバス５１上に出現するグレード
ＤＤ１はグレードの最大値〔ＦＦ〕_H以下であるため、
各段の選択制御回路内の比較回路ＣＭＰの出力はいずれ
もハイとなり、このハイ信号がクロック信号の立下がり
エッジに同期して各段の選択制御回路内のＤ型フリップ
フロップＦＦに保持され、自段の判定結果がＤＤ１≦Ｄ
ｉである旨を後段の選択制御回路に通知するためのハイ
信号が信号線Ｓ２上に出力される。

【００７５】各段の選択制御回路内では、上記前段の選
択制御回路からの信号線Ｓ２は、自段内の信号線Ｓ１と
してアンドゲートＡ１，Ａ２から成る論理回路に供給さ
れる。ただし、初段の選択制御回路２３１だけは、前段
の選択制御回路が存在せず、信号線Ｓ１上には常時ロー
信号が供給され続ける。従って、初段の選択制御回路２
３１では、上記大小比較結果ＤＤ１≦Ｄｉのもとでアン
ドゲートＡ１，Ａ２の出力がそれぞれハイ（Ｈ），ロー
（Ｌ）になり、対応のグレードセレクタＧＳには、この
（Ｈ，Ｌ）の組合せによる選択指令信号が供給される。
この選択指令信号を受けた対応のグレードセレクタＧＳ
は、グレードバス５１に連なる一方の入力端子Ａと対応
のグレードレジスタＧＲの入力端子との間を、図示しな
いクロック信号の立下がりエッジに同期して導通させる
ことにより、グレードバス５１上に出現中の最初のグレ
ードＤＤ１を対応のグレードレジスタＧＲに転送し保持
させる。

【００７６】これに対して、２段目以降の選択制御回路
２３２，２３３，２３４・・・・では、前段の選択制御
回路２３１，２３２，２３３・・・に連なる信号線Ｓ１
上に上記前段における大小比較結果ＤＤ１≦Ｄｉに基づ
くハイ信号が出現するため、アンドゲートＡ１，Ａ２の
出力はそれぞれロー，ハイとなる。この（Ｌ，Ｈ）の組
合せによる選択指令信号を受ける対応のグレードセレク
タＧＳは、入力端子Ｂと対応のグレードレジスタＧＲの
入力端子との間をクロック信号の立下がりエッジに同期
して導通させる。このため、２段目以降のセレクタ付き
データレジスタ２１２，２１３，２１４・・・では、前
段のセレクタ付きデータレジスタ２１１，２１２，２１
３・・・内のグレードレジスタＧＲに初期値として保持
されていたグレードの最大値〔ＦＦ〕_Hがシフトされ対
応のグレードレジスタＧＲに保持される。

【００７７】この結果、最初にグレードバス５１上に出
現したグレードＤＤ１が初段のセレクタ付きデータレジ
スタ２１１内のグレードレジスタＧＲに保持されると共
に、その後段のセレクタ付きデータレジスタ２１２，２
１３，２１４・・・では、前段のセレクタ付きデータレ
ジスタ２１１，２１２，２１３・・・のグレードレジス
タＧＲからシフトされてきた初期値〔ＦＦ〕_Hが保持さ
れる。次に、２番目のゼロでないグレードＤＤ２がグレ
ードバス５１上に出現すると、これと最初に出現したグ
レードＤＤ１との大小関係に応じて２通りの異なるデー
タ転送動作が行われる。まず、ＤＤ２≦ＤＤ１の場合の
動作について説明する。

【００７８】初段の選択制御回路２３１では、この新た
に出現したグレードＤＤ２とグレードレジスタＧＲに保
持されているグレードＤＤ１との大小比較が行われる。
この場合には、ＤＤ２≦ＤＤ１であるから、最初のグレ
ードＤＤ１の出現時と同様の選択動作が行われ、クロッ
ク信号の立下がりエッジに同期して新たなグレードＤＤ
２が初段のセレクタ付きデータレジスタ２１１内のグレ
ードレジスタＧＲに保持される。

【００７９】一方、２段目以降のセレクタ付きデータレ
ジスタ２１２，２１３，２１４・・・については、対応
の選択制御回路２３２，２３３，２３４・・・内のアン
ドゲートＡ１，Ａ２の信号の組合せが前回と同様いずれ
も（Ｌ，Ｈ）となるため、前段のセレクタ付きデータレ
ジスタ２１１，２１２，２１３・・・内のグレードレジ
スタＧＲに保持中のＤＤ１とグレードの上限値〔ＦＦ〕
_Hがシフトされ保持される。このグレードレジスタＧＲ
間のシフト動作も、グレードバス１上からのグレードの
保持動作と同時にクロック信号の立下がりエッジに同期
して行われる。

【００８０】この結果、初段のセレクタ付きデータレジ
スタ２１１内のグレードレジスタＧＲにはグレードバス
５１上に２番目に出現したグレードＤＤ２が保持され、
２段目のセレクタ付きデータレジスタ２１２内のグレー
ドレジスタＧＲには前段のセレクタ付きデータレジスタ
２１１からシフトされてきたグレードＤＤ１が保持さ
れ、３段目以降のセレクタ付きデータレジスタ２１３，
２１４・・・内のグレードレジスタＧＲには前段のセレ
クタ付きデータレジスタ２１２，２１３・・・からシフ
トされてきた初期値〔ＦＦ〕_Hが保持される。

【００８１】次に、グレードバス５１上に２番目に出現
したグレードＤＤ２が最初に出現したグレードＤＤ１よ
りも大きい（ＤＤ２＞ＤＤ１）場合の動作について説明
する。この場合、初段の選択制御回路２３１内の比較回
路ＣＭＰの出力がローになり、アンドゲートＡ１，Ａ２
の出力の組合せが（Ｌ，Ｌ）になる。この組合せの選択
指令を受ける初段のセレクタ付きデータレジスタ２１１
内のグレードセレクタＧＳは、入力端子ＡについてもＢ
についても対応のグレードレジスタＧＲの入力端子への
導通を行わない。このため、初段のセレクタ付きデータ
レジスタ２１１内のグレードレジスタＧＲには前回保持
済みのグレードＤＤ１がそのまま保持され続ける。

【００８２】これに対して、２段目の選択制御回路２３
２内の比較回路ＣＭＰの出力は、対応のグレードレジス
タＧＲが前回前段のグレードレジスタＧＲからシフトさ
れてきた初期値〔ＦＦ〕_Hを保持しているためハイにな
る。また、信号線Ｓ２上に出現する前段選択制御回路２
３１の大小比較結果がローになるため、アンドゲートＡ
１，Ａ２の出力の組合せが（Ｈ，Ｌ）になる。この組合
せの選択指令を受ける対応のセレクタ付きデータレジス
タ２１２内のグレードセレクタＧＳは、入力端子Ａと対
応のグレードレジスタＧＲの入力端子とを導通させる。
この結果、２段目のセレクタ付きデータレジスタ２１２
内のグレードレジスタＧＲにはグレードバス１上に出現
中のグレードＤＤ２（＞ＤＤ１）が保持される。

【００８３】３段目以降の選択制御回路２３３，２３４
・・・では、自段における大小比較結果も前段の選択制
御回路２３２，２３３・・・における大小比較結果もハ
イであるためアンドゲートＡ１，Ａ２の出力の組合せは
（Ｌ，Ｈ）になる。この結果、対応のセレクタ付きデー
タレジスタ２１３，２１４・・・においては、前段のセ
レクタ付きデータレジスタ２１２，２１３・・・からシ
フトされてきた初期値〔ＦＦ〕_Hが保持される。

【００８４】このように、最初に出現したグレードＤＤ
１が初段のセレクタ付きデータレジスタ２１１内のグレ
ードレジスタＧＲにまず保持され、２番目に出現したグ
レードＤＤ２がグレードＤＤ１以下であれば、これが初
段のグレードレジスタに保持されると共に、これに保持
されていたグレードＤＤ１が２段目のグレードレジスタ
ＧＲにシフトされ、保持される。逆に、グレードＤＤ２
がグレードＤＤ１よりも大きければ、これは２段目のグ
レードレジスタＧＲに保持されると共に、初段のグレー
ドレジスタＧＲには最初のグレードＤＤ１が保持され続
ける。

【００８５】以上のデータ転送動作を要約すれば、Ａ．初段の選択制御回路を除く各段の選択制御回路は、 A1. グレードバス５１上に出現したグレードが前段と自
段のグレードレジスタに保持中の各グレードのいずれよ
りも小さいか等しい場合には、前段のグレードレジスタ
に保持中のグレードを自段のグレードレジスタに転送す
る。 A2. グレードバス５１上に出現したグレードが前段のグ
レードレジスタに保持中のグレードよりも大きいが自段
のグレードレジスタに保持中のグレードよりも小さいか
等しい場合には、この出現したグレードを自段のグレー
ドレジスタに転送する。 A3. グレードバス５１上に出現したグレードが自段のグ
レードレジスタに保持中のグレードよりも大きい場合に
は、自段のグレードレジスタへの転送を行わず、現在の
値を保持し続ける。

【００８６】Ｂ．初段の選択制御回路は、 B1. グレードバス５１上に出現したグレードが自段のグ
レードレジスタに保持中のグレードよりも小さいか等し
い場合には、出現したグレードを自段のグレードレジス
タに転送する。 B2. グレードバス５１上に出現したグレードが自段のグ
レードレジスタに保持中のグレードよりも大きい場合に
は、自段のグレードレジスタへの転送を行わない。

【００８７】図５を参照すれば、各段のセレクタ付きデ
ータレジスタ２１１，２１２，２１３・・・に対応して
配置されているセレクタ付きデータレジスタ２２１，２
２２，２２３・・・は、対応の選択制御回路２３１，２
３２，２３３・・・からの選択指令に従って、各段のセ
レクタ付きデータレジスタ２１１，２１２，２１３・・
・と同一の動作を行う。従って、グレードバス５１上に
出力されるグレードに対応してラベルコード・バス５２
上に出現するラベルコードが各段のグレードレジスタに
ＧＲに保持されたグレードに対応して各段のラベルコー
ド・レジスタＬＲに保持される。

【００８８】ファジイ推論の各入力データチャネルの入
力ラベルを定義するメンバーシップ関数として、隣接の
２個のメンバーシップ関数のみが交点を有するような形
状を設定すれば、一つの入力チャネルついて最大２個の
ゼロでないグレードが演算される。従って、セレクタ付
きデータレジスタの段数を入力データチャネル数の２倍
の値に設定しておくことにより、グレードバス上に出現
する全てのゼロでないグレードを昇順にソートすること
ができる。

【００８９】大きさの順にソートされた入力ラベルのグ
レードは、各段の配列順序に従って各段に供給されるリ
ードイネーブル信号ＲＥにより、対応のグレードレジス
タＧＲからゲート回路ＧＧを経てグレードバス５１上に
出力される。この入力ラベルのグレードの出力と同期し
て、リードイネーブル信号ＲＥにより、対応のラベルコ
ードがラベルコード・レジスタＬＲからゲート回路ＬＧ
を経てラベルコード・バス５２上に出力される。

【００９０】以上、ハードウエア量の低減と処理速度の
短縮のためにゼログレードについては例外処理を行う構
成とした。しかしながら、ハードウエア量と処理速度に
余裕がある場合などには、そのような例外処理を含まな
い構成とすることもできる。

【００９１】また、ゼロよりも大きな所定の閾値を設定
し、この閾値未満のグレードを例外処理の対象とする構
成とすることもできる。これは、

【００３２】において説明したように、入力ラベルの再
配列回路１０の前段に配置される図示しない入力ラベル
のグレード演算回路に、演算結果のゼロ／非ゼロに応じ
た有効／無効フラグを有効フラグ信号線５３上に出力す
る機能を付加する代わりに、演算結果を所定の閾値と比
較し、演算結果が所定値以上であるか未満であるかに応
じた有効／無効フラグを有効フラグ信号線５３上に出力
する機能を付加すればよい。このような機能は、所定値
を保持するレジスタと比較回路とを含む論理回路などに
よって容易に実現できる。

【００９２】また、再配列回路１０から入力ラベルのグ
レードの大きな順に再配列順位（エントリーアドレス）
を出力させて各最小グレード検出回路５１０，５２０・
・・内のレジスタに保持させる構成を例示した。しかし
ながら、再配列順位の代わりに入力ラベルのグレードを
その大きい順に再配列回路１０から直接出力させて各最
小グレード検出回路５１０，５２０・・・内のレジスタ
に保持させてゆき、各ルールについて最後に保持された
最小のグレードのうち最大のものを最大グレード検出回
路５１，５２・・・で検出する構成とすることもでき
る。

【００９３】さらに、入力ラベルのグレードをその大小
順に対応のラベルコードと共に縦列接続されたレジスタ
群内に再配列する構成を例示した。しかしながら、上記
再配列をソフトウェアによって実現する場合などには、
上記入力グレードの対応のラベルコードの保持位置をメ
モリ上に固定しておき、入力ラベルのグレードと対応の
ラベルコードの大小順の再配列と再配列後の出力とをポ
インタを利用して行う構成とすることもできる。

【００９４】また、図１の論理回路群４０を含む後段部
分を各出力チャネルに対応して設置する構成を例示し
た。しかしながら、演算時間の増加が許容できるなら
ば、複数の出力チャネルに対し単一の論理回路４０を設
置し、これを各出力チャネルごとに時間をずらして共用
することにより後段部分のハードウエア量の低減を図る
ことも可能である。演算時間の増加を更に許容できる場
合には、単一の論理回路内の最小グレード検出回路を各
出力ラベルの間で時間をずらして共通使用することによ
り、更なるハードウエア量の低減を図ることも可能であ
る。

【００９５】さらに、ファジイ推論全体の処理の高速化
を実現するために、再配列回路と前段のグレード演算回
路とを縦列に接続し、グレード演算と演算済みのグレー
ドの再配列とをパイプライン式に実行する構成を例示し
た。しかしながら、そのような高速性が要求されない場
合などには、再配列回路とグレード演算回路との間にバ
ッファメモリを設置し、グレード演算が全て終了したの
ちに再配列を開始する構成とすることもできる。

【００９６】

【発明の効果】以上詳細に説明したように、本発明に係
わるファジイ推論のmin-max 演算回路は、全てのルール
についてそれぞれの前件部に含まれる入力ラベルをその
グレードの大小順に一括して再配列しておく構成である
から、各ルールごとに同一のグレードの大小比較を反復
する無駄が省かれ、処理時間が大幅に短縮されるという
利点がある。

【００９７】また、本発明のmin-max 演算回路によれ
ば、各入力ラベルについて予め作成されたルール対応ビ
ット群を保持するルールメモリの代わりに、再配列後の
min-max 演算時にルール対応ビット群を生成して演算部
に出力するルール対応判定部を備える構成であるから、
入力側の諸元によっては保持すべき情報量を低減できる
という利点がある。

【図面の簡単な説明】

【図１】本発明の一実施例のmin-max 演算回路の構成を
示すブロック図である。

【図２】図１中のルール対応判定部２０の構成の一例を
示すブロック図である。

【図３】図１の最小グレード検出回路４１０の構成を例
示する回路図である。

【図４】図１のグレードレジスタの構成の他の一例を示
すブロック図である。

【図５】本発明の他の実施例のmin-max 演算回路の構成
を示すブロック図である。

【図６】図１と図５中のルール対応判定部２０の他の構
成の一例を示すブロック図である。

【図７】図１と図４中の入力ラベル再配列回路１０の好
適な構成の一例を示す回路図である。

【図８】各ルールの前件部に含まれる入力ラベルをその
グレードの大小順に入替えるという本発明の基本概念を
説明するための概念図である。

【図９】本発明の基礎となる符号化ルールとルール対応
ビット群の概念を説明するための概念図である。

【図10】入力ラベルのグレードの大小順に再配列された
ルール対応ビット群の概念を説明するための概念図であ
る。

【図11】ルール対応ビット群を予め作成してルールメモ
リに保持させておく先願の発明の概要を説明するための
概念図である。

【図12】本発明の一実施例に関連するルール対応判定部
の保持データの構成とデータ量とを説明するための概念
図である。

【図13】本発明の他の実施例に関連するルール対応判定
部の保持データの構成とデータ量とを説明するための概
念図である。

【符号の説明】

１０グレード再配列回路２０ルール対応判定部４０論理回路 410,510 最小グレード検出回路 411,31,51 最大グレード検出回路５１グレードバス５２ラベルバス

Claims

(57)【特許請求の範囲】

【請求項１】ファジイ推論の各ルールごとに設けられ、
後記の入力ラベル再配列手段から供給される、各入力ラ
ベルを識別するためのラベルコードに対応する入力ラベ
ルがそのルールの前件部に含まれるか否かを判定し、判
定結果に応じたビット信号を出力する判定回路を含み、
各判定回路から出力されるビット信号の配列をルール対
応ビット群とするルール対応判定部と、前記各入力ラベルについて演算された入力ラベルのグレ
ードを対応のラベルコードと共に大小の順序に従って再
配列したのち、再配列後の入力ラベルのグレード又は入
力ラベルの再配列の順位を大きい順もしくは小さい順に
出力すると共に対応のラベルコードを前記ルール対応判
定部に供給する入力ラベル再配列手段と、前記再配列手段から出力される入力ラベルのグレード又
は再配列の順位と、前記ルール対応判定部から出力され
るルール対応ビット群中に最初に又は最後に出現する有
効ビットとに基づき各ルールについてそれぞれの前件部
に含まれる各入力ラベルのグレードのうち最小のものに
関する検出情報を得る最小グレード検出手段と、各出力ラベルを後件部として含む各ルールについて前記
各最小グレード検出手段で得られた前記検出情報に基づ
き各ルールについて得られる最小グレードのうち最大の
ものに関する検出情報を得る最大グレード検出手段と、
を備え、前記判定回路は、そのルールの前件部に含まれる入力ラ
ベルの識別子であるラベルコードを記憶する記憶部と、
この記憶部内のラベルコードと前記入力ラベル再配列手
段から供給されたラベルコードとを照合して、前記記憶
部内のラベルコードの一つと一致している場合には有効
ビットを、一致していない場合には無効ビットを出力す
る照合回路とを含むことを特徴とするファジイ推論のｍ
ｉｎ−ｍａｘ演算回路。
【請求項２】ファジイ推論のルールにおいて共通の入
力ラベルを前件部に含むルール群の中で最大のルール数
に相当する数だけ設けられ、前記ルール群の各ルールが
夫々分散して、２ビット以上のビット列よりなる識別子
として記憶されると共に、当該共通の入力ラベルのラベ
ルコードと前記識別子とが対応付けられていて、前記入
力ラベル再配列手段から供給されるラベルコードをアド
レスとして、対応する識別子が出力される複数の記憶部
と、出力側にルールの数だけビット信号線を有すると共
に前記複数の記憶部から出力されたルールの識別子を夫
々解読して、この識別子に対応するルールのビット信号
線には有効ビットを、他のルールのビット信号線には無
効ビットを出力する複数のデコーダと、各ルールのビッ
ト信号線に出力された有効ビットをオア条件により、対
応するビット信号出力端に出力するゲート回路と、を有
し、これらビット信号出力端から出力されるビット信号
の所定の配列をルール対応ビット群とするルール対応判
定部と、前記各入力ラベルについて演算された入力ラベルのグレ
ードを対応のラベルコードと共に大小の順序に従って再
配列したのち、再配列後の入力ラベルのグレード又は入
力ラベルの再配列の順位を大きい順もしくは小さい順に
出力すると共に対応のラベルコードを前記ルール対応判
定部に供給する入力ラベル再配列手段と、前記再配列手段から出力される入力ラベルのグレード又
は再配列の順位と、前記ルール対応判定部から出力され
るルール対応ビット群中に最初に又は最後に出現する有
効ビットとに基づき各ルールについてそれぞれの前件部
に含まれる各入力ラベルのグレードのうち最小のものに
関する検出情報を得る最小グレード検出手段と、各出力ラベルを後件部として含む各ルールについて前記
各最小グレード検出手段で得られた前記検出情報に基づ
き各ルールについて得られる最小グレードのうち最大の
ものに関する検出情報を得る最大グレード検出手段と、
を備えたことを特徴とするファジイ推論のmin-max 演算
回路。
【請求項３】請求項１または２において、前記入力ラベル再配列手段は、再配列済みの入力ラベル
のグレードを小さな順に出力する手段を備え、前記各最小グレード検出手段は前記入力ラベル再配列手
段からの出力時に前記ルールメモリから出力される各符
号化ルール中に最初に出現する有効ビットを前記最小グ
レードに関する検出情報として得る手段を備え、前記各最大グレード検出手段は、対応の各最小グレード
検出手段で得られた検出情報のうち最後に得られたもの
を各最小グレードのうち最大のものに関する検出情報と
して得る手段を備えたことを特徴とするファジイ推論の
min-max 演算回路。
【請求項４】請求項３において、前記各最大グレード検出手段から出力される前記各最小
グレードのうち最大のものに関する検出情報を受けて前
記入力ラベル再配列手段が出力中の入力ラベルのグレー
ドを出力ラベルのグレードとして保持するグレード保持
手段を備えたことを特徴とするファジイ推論のmin-max
演算回路。
【請求項５】請求項４において、前記グレード保持手段は、前記各出力ラベルの総数より
も少ない所定個数縦列に設置されると共に、それぞれに
は最大のものから順に前記所定個数の出力ラベルのグレ
ードが保持されることを特徴とするファジイ推論のmin-
max 演算回路。
【請求項６】請求項５において、前記所定個数は２であることを特徴とするファジイ推論
のmin-max 演算回路。
【請求項７】請求項１または２において、前記入力ラベル再配列手段は、再配列済みの入力ラベル
のグレードの大きな順に前記入力ラベルの再配列順位を
出力する手段を備え、前記各最小グレード検出手段は、前記ルールメモリから
出力される各符号化ルール中に出現する各有効ビットに
基づき前記入力ラベル再配列手段から出力中の入力ラベ
ルの再配列順位を保持してゆくことにより各符号化ルー
ル中に最後に出現した最小の入力ラベルの再配列順位を
前記最小グレードに関する検出情報として得る手段を備
え、前記各最大グレード検出手段は、対応の各最小グレード
検出手段に保持された最小の再配列順位のうち最大のも
のを前記各最小グレードのうち最大のものに関する検出
情報として得る手段と、この検出情報をアドレスとして
対応の入力ラベルのグレードを前記再配列回路から出力
させる手段を備えたことを特徴とするファジイ推論のmi
n-max 演算回路。
【請求項８】請求項１または２において、前記入力ラベル再配列手段は、再配列済みの入力ラベル
のグレードを大きな順に出力する手段を備え、前記各最小グレード検出手段は、前記ルールメモリから
出力される各符号化ルール中に出現する各有効ビットに
基づき前記入力ラベル再配列手段から出力中の入力ラベ
ルのグレードを保持してゆくことにより各符号化ルール
中に最後に出現した最小の入力ラベルのグレードを前記
最小グレードに関する検出結果として得る手段を備え、前記各最大グレード検出手段は、対応の各最小グレード
検出手段に保持されたデータのうち最大のものを前記各
最小グレードのうち最大のものに関する検出結果として
得る手段を備えたことを特徴とするファジイ推論のmin-
max 演算回路。
【請求項９】請求項１乃至８において、前記入力ラベル再配列手段は、再配列対象の各入力ラベ
ルのグレードのうち所定の閾値以上のものについては前
記再配列と出力の対象とし、前記閾値未満の入力ラベル
のグレードについてはその旨を示す指示信号に従って前
記再配列と出力の対象外としかつ対応のラベルコードを
前記ルールメモリの読出しアドレスとして供給すること
により対応のルール対応ビット群を出力させる例外処理
手段を備え、前記最小グレード検出手段は、前記入力ラベル再配列手
段による入力ラベルの再配列時に前記ルール対応判定部
から出力される各符号化ルール中に出現する有効ビット
に対応する再配列中の入力ラベルのグレードが前記閾値
以上の場合にのみ前記入力ラベル再配列手段による入力
ラベルの出力時の最小グレード検出機能を有効化する例
外処理手段を備えたことを特徴とするをファジイ推論の
min-max演算回路。
【請求項10】請求項９において、前記所定の閾値は、このmin-max 演算回路で処理可能な
最小の有限値であることを特徴とするファジイ推論のmi
n-max 演算回路。
【請求項11】請求項１乃至１０おいて、前記演算された入力ラベルのグレードが前段のグレード
演算手段による演算順に前記入力ラベル再配列手段に供
給されることにより、この入力ラベル再配列手段と前記
前段のグレード演算手段とがパイプライン式に連携動作
することを特徴とするファジイ推論のmin-max 演算回
路。
【請求項12】請求項１乃至11において、前記入力ラベル再配列回路は、縦列配置され初期設定により所定の初期値を保持する複
数のグレードレジスタと、これらグレードレジスタに対
応して設置され入力ラベルのグレードが出現するグレー
ドバスから対応のグレードレジスタに至るデータ転送路
を形成する第１の動作、隣接段のグレードレジスタから
対応のグレードレジスタに至るデータ転送路を形成する
第２の動作及び前記いずれのデータ転送路も形成しない
非動作のうちいずれか一つを実行するように制御される
グレード転送路形成手段と、前記グレードレジスタに対
応して縦列配置されたラベルコード・レジスタと、これ
らラベルコード・レジスタに対応して設置されラベルコ
ードが出現するラベルコード・バスから対応のラベルコ
ード・レジスタに至るデータ転送路を形成する第１の動
作、隣接段のラベルコード・レジスタから対応のラベル
コード・レジスタに至るデータ転送路を形成する第２の
動作及び前記いずれのデータ転送路も形成しない非動作
のうちいずれか一つを実行するように制御されるラベル
コード転送路形成手段と、前記グレード転送路形成手段及びラベルコード転送路形
成手段に前記各動作を指令するためにそれぞれに対応し
て設置される複数の転送制御回路とを備え、前記各転送制御回路は、対応のグレードレジスタに保持
中のグレードと前記グレードバス上に出現中のグレード
との大小関係を判定する大小判定回路と、この大小判定
回路による自段の大小判定結果と前記隣接段の転送制御
回路内の大小判定回路で同様に行われる前記隣接段の大
小判定結果との組合せに基づき前記対応のグレード転送
路形成手段及びラベルコード転送路形成手段に前記動作
の選択指令を発する論理回路とを備え、この論理回路は、ａ．前記自段の大小判定結果が第１の結果であり、かつ
前記隣接段の大小判定結果がこれと逆の第２の結果であ
れば、対応の転送路形成手段に前記第１の動作を指令す
る信号を出力し、ｂ．前記自段の大小判定結果が第１の結果であり、かつ
前記隣接段の大小判定結果もこれと同一の第１の結果で
あれば、前記対応の転送路形成手段に前記第２の動作を
指令する信号を出力し、ｃ．前記自段の大小判定結果が第２の結果であれば、前
記隣接段の大小判定結果に係わりなく前記対応の転送路
形成手段に前記非動作を指令する信号を出力するように
構成されたことを特徴とするファジイ推論のmin-max 演
算回路。