JP2633153B2 - ファジイ推論のｍｉｎ−ｍａｘ 演算回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種の家電製品や車両
の制御などに利用されるファジイ推論マシン内で生成さ
れた入力ラベルのグレードにmin-max 演算を行って出力
ラベルのグレードを生成するファジイ推論のmin-max 演
算回路に関するものである。

【０００２】

【従来の技術】ファジイ推論を利用したファジイ制御
は、各種の家電製品や車両の制御など既存の広汎な制御
に応用されつつある。このファジイ推論の核心をなす多
重ファジイ推論では、まず、ファジイ規則（ルール）の
前件部に含まれる入力側の複数のファジイ概念と、実際
の入力データによって示される事実との適合度（グレー
ド）が演算される。入力側の複数のファジイ概念には相
互を識別するためにラベルが付加されており、このた
め、各ファジイ概念は入力ラベルとも称される。演算さ
れた各入力ラベルのグレードについてルールに対応した
min-max 演算を行うことにより、各ルールの後件部に含
まれる出力側のファジイ概念（出力ラベル）のメンバー
シップ関数を頭切りするための出力ラベルのグレードが
演算される。最後に、対応のグレードによって頭切りさ
れた各出力ラベルのメンバーシップ関数の重心から確定
的な出力を得るという非ファジイ化が行われる。

【０００３】上記制御用のファジイ推論マシンでは、速
度、圧力、温度など複数の入力データを受けるために、
複数の入力チャネルが設けられており、各入力チャネル
には複数の入力ラベルが定義されている。また、スイッ
チの開閉やバルブの開度などに関する複数の出力データ
を出力するために複数の出力チャネルが設けられてお
り、各出力チャネルには複数の出力ラベルが定義されて
いる。従って、演算される入力ラベルのグレードの総数
は、入力チャネル×１入力チャネル当たりの入力ラベル
数となり、後段のmin-max 演算の対象となるデータの量
はかなり大きくなる。

【０００４】従来、上述したようなファジイ推論による
制御は、主として家電製品などの低速制御用に応用され
てきたが、これを自動車の走行制御や、サスペンション
制御など比較的複雑でかつ高速性が要求される技術分野
に応用しようとすれば、従来の処理時間を飛躍的に、典
型的には３桁程度、短縮することが必要になる。この演
算時間の短縮は、入力ラベルについてのグレード演算
と、この演算されたグレード群についてのmin-max 演算
による出力ラベルのグレードの演算と、演算されたグレ
ードにより頭切りされた出力ラベルのメンバーシップ関
数の重心演算による非ファジイ化のそれぞれの段階につ
いて調和を保ちながら実現することが必要になる。

【０００５】

【発明が解決しようとする課題】従来、入力ラベルのグ
レードについてのmin-max 演算は、多数の入力ラベルの
グレードに対する多数回の大小比較によって実現されて
いる。この大小比較をソフトウェア処理で実現するシス
テムの典型例は、特願平４ー１０１３３号などに開示さ
れたものがあるが、このようなソフトウェア処理では、
多数回の大小比較を反復する必要上、演算速度の向上が
困難になるという問題がある。上記大小比較をハードウ
エア回路で実現するシステムの典型例は、特願平２ー１
５９６２８号などに開示されたものがあるが、同一の入
力ラベルについて複数回の比較演算を実行する必要があ
り高速化を困難であると共に、このハードウエア回路の
規模が大きくなり製造費用の低減が困難になるという問
題がある。

【０００６】また、典型的なファジイ推論においては、
min-max 演算対象の入力ラベルのグレードの大部分はゼ
ロとなる。例えば、各入力チャネルについて、８個の入
力ラベルのメンバーシップ関数のそれぞれを最隣接のも
のだけが交差するように定義すれば、各入力チャネルか
らはゼロでないグレードを持つ入力ラベルが２個づつ出
力される。すなわち、min-max 演算対象の入力ラベルの
グレードのうち７０〜８０％はゼロのグレード（以下
「ゼログレード」と称する）となる。この大部分を占め
るゼログレードは、min-max 演算結果に実質的な影響を
与えないという点で、他の入力ラベルのグレード（以下
「非ゼログレード」と称する）とは異なる特異性を有し
ている。しかしながら、従来のmin-max 演算では、ゼロ
グレードを非ゼログレードと同様に処理しているので、
無駄な処理が多量に含まれることになり、演算速度の向
上とハードウエア量の低減を一層困難にしている。従っ
て、本発明の目的は、演算速度の向上とハードウエア量
の低減化を実現したファジイ推論のmin-max 演算回路を
提供することにある。

【０００７】

【課題を解決するための手段】上記従来技術の課題を解
決する本発明に係わるファジイ推論のmin-max 演算回路
は、複数の入力チャネルのそれぞれについて定義された
複数の入力ラベルについて演算された入力ラベルのグレ
ードのうち所定の閾値を越えるもの（例えば、ゼロでな
いもの）については同時に供給される対応の入力チャネ
ル・入力ラベルの識別子と共にグレードの大小の順序に
従って再配列しながら保持したのち、再配列後の入力ラ
ベルのグレードを小さなものから順にかつ対応の識別子
と共に前記グレードバス上及びラベルバス上に出力し、
所定値以下（例えばゼロ）についてはその旨を示すゼロ
指示信号に従って前記再配列と出力の対象外とする再配
列回路を備えている。

【０００８】このmin-max 演算回路は、更に、各入力チ
ャネルの各入力ラベルとこのファジイ推論に使用される
全てのファジイ規則との対応の有／無を有効／無効ビッ
トにより示すルール対応ビット列として、前記入力ラベ
ルのグレード再配列回路による再配列時と出力時に供給
される識別子によってアクセスされるアドレスに保持し
出力するルールメモリと、前記各出力チャネルの各出力
ラベルに含み得るルールの最大数と同数設置され、前記
入力グレードの再配列時に前記ルールメモリから読出さ
れたルール対応ビット列中に出現する有効ビットに対応
する再配列中の入力ラベルのグレードが所定値以上の場
合にのみ有効化されると共に、前記再配列済みの入力ラ
ベルの識別子とそのグレードの出力時に前記ルールメモ
リから読出されたルール対応ビット列中に最初に出現す
る有効ビットを検出して有為な信号を発生するmin 演算
部と、前記各出力チャネルの出力ラベルと同数設置さ
れ、対応の各min 演算部から出力される有為な信号の論
理和を前記再配列回路から出力中の入力ラベルのグレー
ドの保持指令として出力するmax 演算部とを備えた論理
回路と、前記再配列回路から出力中の入力ラベルのグレ
ードを前記論理回路から出力される前記保持指令に従っ
て保持する入力ラベルのグレード保持回路とを備えてい
る。

【０００９】

【作用】本発明に係わるファジイ推論のmin-max 演算回
路によれば、まず、複数の入力チャネルのそれぞれにつ
いて定義された複数の入力ラベルについて演算され、演
算順に供給される入力ラベルのグレードと対応の識別子
とが、再配列回路によって入力ラベルのグレードの大小
の順に再配列される。この入力ラベルの識別子とそのグ
レードの再配列時には、min-max 演算対象の入力ラベル
のグレードの大部分を占めるゼログレードの廃棄が行わ
れる。再配列済みの入力ラベルのグレードは、小さなも
のから順にかつ対応の識別子と共に出力される。

【００１０】上記再配列回路による再配列時と出力時
に、識別子をアドレス端子に受けてアクセスされるルー
ルメモリからは、入力ラベルと全てのルールとの対応の
有無を示すルール対応ビット列が読出され、各出力チャ
ネルの各出力ラベルと同数設置されているmin-max 演算
用の論理回路に供給される。各論理回路の min演算部
は、再配列済みの入力ラベルのグレードの出力時にルー
ルメモリから読出されるルール対応ビット列の各ビット
に対応して、すなわち各ルールに対応して設置されてお
り、ルール対応ビットとして最初に出現する、すなわち
再配列回路から出力される最小のグレードに対応する有
効ビットを検出して有為な信号を発生する。

【００１１】各出力チャネルの各出力ラベルに対応して
設置されているmax 演算部は、対応の各min 演算部から
出力される有為な信号の論理和を保持指令として入力ラ
ベルのグレード保持回路に出力する。この入力ラベルの
グレード保持回路は、例えば、各 max演算部に対応して
設置されている。従って、各max 演算部から出力される
最後の有為な信号、すなわち、各出力ラベル中の複数の
ルールに含まれる最小のグレード（min グレード）のう
ちの最大のもの（max グレード）を保持する指令をグレ
ード保持回路に出力する。

【００１２】なお、入力ラベルのグレードの再配列中に
ゼログレードを廃棄することに伴い、各min 演算部の上
記機能は、入力ラベルのグレード再配列回路による再配
列時にルールメモリから読出されたルール対応ビット列
中に出現する有効ビットに対応する再配列中の入力ラベ
ルのグレードが全てゼロでない場合のみ有効化され、他
の場合、すなわち再配列時に読出されたルール対応ビッ
ト列中に出現する有効ビットのうち一つ以上について対
応の入力ラベルのグレードがゼロであった場合や、上記
読出されたルール対応ビット列中に一つも有効ビットが
出現しなかった場合には無効化される。

【００１３】

【実施例】図１は、本発明の一実施例に係わるファジイ
推論のmin-max 演算回路の構成を示すブロック図であ
り、１０は入力ラベルのグレードと対応の識別子の再配
列回路（以下、「入力ラベルのグレードの再配列回路」
という）、２０はルールＲＯＭ、３０は入力ラベルのグ
レード保持レジスタ群、４０は論理回路群、５１はグレ
ードバス、５２は識別子バス、５３は有効フラグ信号線
である。図示の便宜上、ルールＲＯＭ２０と、入力ラベ
ルのグレード保持レジスタ群３０と、論理回路群４０か
ら成る後段部分は、１個の出力チャネルのみについて図
示されている。すなわち、上記後段部分は、出力チャネ
ルの総数に等しい数、例えば出力チャネルの総数が１０
であれば、これと同数の１０組だけ設置される。

【００１４】グレードバス５１上には、図示しない前段
のグレード演算回路において複数の入力チャネルの配列
順にかつ各入力チャネルについてはこの入力チャネルに
ついて定義されている複数の入力ラベルの配列順に入力
ラベルのグレード演算が実行され、この演算の実行順に
各入力チャネルの各入力ラベルのグレードが出現する。
入力チャネルの総数が８で、各入力チャネル内の入力ラ
ベルの総数が９であるような典型なシステムを想定すれ
ば、合計７２個の入力ラベルのグレードがグレードバス
５１上に出現する。以下では、説明の便宜上入力チャネ
ルの総数を８、各入力チャネルについて定義されている
入力ラベルの総数を９とする。

【００１５】グレードバス５１上に出現する入力ラベル
のグレードに対応する入力チャネル・入力ラベルの識別
子が、この入力ラベルのグレードと同時にラベルバス５
２上に出現する。各入力チャネル・入力ラベルの識別子
は、２番目の入力チャネルの３番目の入力ラベルという
具合に入力チャネルの通し番号とこの入力チャネルに含
まれる入力ラベルの通し番号の組合せで表現してもよい
し、あるいは、入力チャネルの配列順にかつ各チャネル
について定義されている入力ラベルの配列順に配列され
る上記７２個の入力ラベルについての通し番号で表現し
てもよい。以下では、対応の入力ラベルのグレードが何
番目の入力チャネルの何番目の入力ラベルに該当するも
のであるかを示す入力チャネル・入力ラベルの識別子を
単に識別子と総称する。

【００１６】典型的なファジイ推論においては、グレー
ドバス５１上に出現する入力ラベルのグレードの大部分
はゼロとなる。例えば、各入力チャネルについて、８個
の入力ラベルのメンバーシップ関数のそれぞれを最隣接
のものだけが交差するように定義すれば、各入力チャネ
ルからはゼロでない入力ラベルのグレードが２個づつ出
力される。すなわち、全部で９入力チャネル分の総数７
２個の入力ラベルのグレードのうち１８個だけがゼロで
なく、残りの５４個はゼロのグレード（以下、「ゼログ
レード」と称する）となる。このmin-max 演算回路で
は、入力ラベルのグレードの大部分を占めるゼログレー
ドについては例外的な処理を実行することにより、処理
時間の短縮と回路規模の低減とを図っている。その一環
として、図示しない前段の入力ラベルのグレード演算回
路からは、演算結果がゼログレードでなければその旨を
示す有効フラグが、ゼログレードであれば無効フラグが
有効フラグ信号線５３上に出力される。

【００１７】グレードバス５１上に順次出現する多数の
ゼログレードを含む入力ラベルのグレードは、まず、入
力ラベルのグレード再配列回路１０において、ゼログレ
ードの廃棄と、非ゼログレードの大きさの順に応じた再
配列とが実行される。この再配列回路１０は、基本的に
は縦列配置された２系統のデータレジスタ群から構成さ
れ、一方の系統のデータレジスタ群には入力ラベルのグ
レードが保持され、他方の系統のデータレジスタ群には
対応の入力ラベルの識別子が保持されるようになってい
る。

【００１８】このゼログレードの廃棄と、非ゼログレー
ドの大きさの順序に応じた入力ラベルのグレードの再配
列は、有効フラグ信号線５３上に有効フラグが出現した
時だけ、グレードバス５１上に出現中のグレードをその
大小関係に応じた保持先を選択しながら対応の識別子と
共に各系統のデータレジスタ群の一つに保持することに
よって実現される。このような入力ラベルのグレード再
配列回路１０は適宜な手法に基づき実現できるが、例え
ば、本出願人がこの出願と前後して出願する「データの
ソート回路」に開示されているようなものを利用すれ
ば、処理時間の短縮という点において特に好適である。

【００１９】入力ラベルのグレード再配列回路１０によ
る再配列が終了すると、入力ラベルのグレードを保持す
るレジスタ群３０の全てについて初期値ゼロが設定され
たのち、アドレスカウンタ５４から供給される連続的な
アドレスに従って、再配列済みの入力ラベルのグレード
が小さな順に入力ラベルのグレード再配列回路１０から
グレードバス上５１に出力される。これと同時に対応の
識別子が入力ラベルのグレード再配列回路１０から識別
子バス５２上に出力される。この識別子バス２０上に出
力された識別子は、ルールＲＯＭ２０のアドレス入力端
子に供給されるアドレスとなり、ルールＲＯＭ２０から
はこのアドレスに保持中の各入力チャネルの各入力ラベ
ルとこのファジイ推論に設定されている全てのファジイ
規則との対応の有／無を有効／無効ビットにより示すビ
ット列（以下「ルール対応ビット列」と称する）が論理
回路４０に出力される。

【００２０】このルールＲＯＭ２０に保持中のデータ
は、図２に例示するように、任意の出力チャネルの任意
の出力ラベルを後件部に含むルール（ファジイ規則）の
それぞれが、どの入力チャネルのどの入力ラベルを前件
部として含むかを、含む場合には有効ビットで、含まな
い場合には無効ビットで、全ての入力チャネルの全ての
入力ラベルにわたって所定の順序で配列したビット列に
よって表示されている。

【００２１】例えば、 If In.Ch 0= L 0 & In.Ch 1 =L 1 & In.Ch 7 =L 7
then Out.Ch 0 =L 0 というルールが、出力チャネル０（Out.Ch 0）の出力
ラベル０(L 0)に関するルール（１）として定義されて
いるものとする。この場合、図２に示すように、このル
ール（１）に含まれる全ての入力ラベル、すなわち、入
力チャネル０（ In.Ch 0）の入力ラベル０（L 0 ）
と、入力チャネル１（In.Ch 1 ）の入力ラベル１（ L
1) と、入力チャネル７(In.Ch 7)の入力ラベル７
（L 7）には有効ビット（“１”）が設定され（図２
中の丸印）、その他の全ての入力チャネルの全ての入力
ラベルには無効ビット（“０”）が設定される。

【００２２】また、上記出力チャネル０の出力ラベル０
に関する他のルールとして、 If In.Ch 1 =L 0 then Out.Ch 0 =L 0 というルール（２）が定義されているものとする。この
場合、このルール（２）に含まれる入力ラベル、すなわ
ち、入力チャネル１（ In.Ch 1）の入力ラベル０（L
0 ）のみに有効なビット（“１”）が設定され、その
他の全ての入力チャネルの全ての入力ラベルには無効ビ
ット（“０”）が設定される。

【００２３】上記データを、図２に示すように、各出力
チャネルの各出力ラベルに含まれる各ルールにわたって
所定の順序で配列することにより出力ラベルと入力ラベ
ルの対応関係の有無を示すマトリックス状のルールデー
タ群が構成される。このマトリクス状のデータは、各入
力チャネルの各入力ラベルとこのファジイ推論に設定さ
れている全てのファジイ規則との対応の有／無を有効／
無効ビットにより示すルール対応ビット列として、該当
の入力ラベルの識別子によってアクセスされるルールＲ
ＯＭ２０のアドレスに保持される。

【００２４】図２に示す例では、出力ラベル０について
は最大５個のルールを定義できるように５ビットの幅が
確保されているが、実際に定義されているルールはルー
ル（１）と（２）の２個だけである。これは、このmin-
max 演算回路を含むファジイ推論マシンの運用状況に応
じて、ユーザがこの出力ラベル０に関して最大３個まで
のルールを適宜追加できるようにするためである。この
目的から、ルールメモリとしては、書換え可能なＲＯＭ
やＲＡＭなどを利用される。各出力ラベルに割り当てる
ルールの数は、本発明者の経験則に基づき、出力ラベル
の配列順に従って両端部分と中央部分とが多くなるよう
に配慮されている。

【００２５】図２の例では、両端の出力ラベル０と８の
それぞれには最大５個のルールが、ほぼ中央の出力ラベ
ル３には最大６個のルールが、また中間の出力ラベル１
と２のそれぞれには最大４個のルールが割当て可能であ
り、従って各アドレスには合計４２ビット構成のルール
対応ビット列が保持される。なお、回路規模に余裕があ
る場合などには、上記各出力ラベルに割当てるルール数
は全ての出力ラベルについて一定であってもよい。ま
た、ルールメモリの利用効率を改善するうえで、適宜な
回路を付加することにより、各出力ラベルに割当て得る
ルールの数を、このmin-max 演算回路の利用者がルール
を作成するたびに適宜設定可能な構成とすることもでき
る。

【００２６】ルールＲＯＭ２０から出力されるルール対
応ビット列を受ける論理回路４０は、９個の出力ラベル
のそれぞれに対応する９個の部分論理回路４１，４２・
・・・４９から構成されている。各部分論理回路は、対
応の出力ラベルについて定義可能なルールの最大数と同
数の単位論理回路４１０，４２０・・・４９０と、これ
ら単位論理回路の出力について論理和を作成し対応のデ
ータレジスタに出力するオアゲート４１１，４２１・・
・・４９１から構成されている。

【００２７】単位論理回路４１０は、再配列回路１０か
らの入力ラベルのグレードの再出力時にルールＲＯＭ２
０から出力されるルール対応ビットに最初の“１”が出
現した時だけオアゲート４１１の入力端子に“１”を出
力するように構成されている。すなわち、ルール対応ビ
ットに２番目、３番目の“１”が出現しても、オアゲー
ト４１１の入力端子には“１”が出力されない。このよ
うな単位論理回路の構成については後に詳述する。

【００２８】さて、グレードレジスタ３１〜３９の内容
がゼロに初期設定されたのち、グレード再配列回路１０
から再配列済み入力ラベルのグレードの出力が開始され
ると、グレードバス５１上に出力される入力ラベルのグ
レードに対応する識別子がグレード再配列回路１０から
ラベルバス５２上に出力される。このラベルバス５２上
に出力された識別子はルールＲＯＭ２０のアドレス入力
端子に供給され、このルールＲＯＭ２０に保持中の４２
ビットのルール対応ビット列が図２の配列順序とは無関
係に、出力中の入力ラベルのグレードの大小順に出力さ
れ、各ルール対応ビットは論理回路４１〜４９の総計４
２個の単位論理回路４１０〜４９０に供給される。

【００２９】ルールＲＯＭ２０から逐次読出された１列
のルール対応ビット列中に、最初の“１”が出現する
と、オアゲート４１１に“１”が出力され、これに伴い
オアゲート４１１から対応のグレードレジスタ３１にデ
ータの保持を指令する“１”が出力される。この保持指
令を受けたグレードレジスタ３１は、グレードバス５１
上に出現中のグレードを保持する。すなわち、単位論理
回路４１０は、出力チャネル０の出力ラベル０に関する
各ルールの前件部に含まれる１又は複数の入力ラベルの
うち、最初にアクセスされた入力ラベルのグレードをデ
ータレジスタ３１に保持させる機能を果たす。

【００３０】ここで、グレードバス５１上に出現する入
力ラベルのグレードは小さな順に出現するという点を考
慮すれば、最初に“１”になったルール対応ビットに基
づきレジスタ３１に保持される入力ラベルのグレード
は、出力ラベル０の各ルールの前件部に含まれる１又は
複数の入力ラベルのグレードのうち最小のものに他なら
ない。すなわち、単位論理回路４１０のそれぞれは、各
ルールに前件部として含まれる各入力グレードについて
の min 演算を実現するための機能の一部を果たしてい
ることになる。

【００３１】また、出力ラベル０については、ルールご
とに設置されている各単位論理回路４１０から“１”が
出力されるたびに、レジスタ３１への入力ラベルのグレ
ードの保持が行われるが、この際、既に保持済みの入力
ラベルのグレードは新たに保持された入力ラベルのグレ
ードによって置き換えられる。従って、入力ラベルのグ
レード再配列回路１０からのグレードの再出力の終了時
点において、データレジスタ３１に保持されている入力
ラベルのグレードは、各単位論理回路４１０のうち最後
に“１”を出力したものに対応するルールに含まれてい
る入力ラベルのグレードに他ならない。ここで、グレー
ドバス５１上に出現する大きなグレードほど遅く出現す
るという点を再度考慮すれば、最後に“１”になったル
ール対応ビットによってデータレジスタ３１に保持され
る入力ラベルのグレードは、対応の出力ラベルに含まれ
る各ルールについて得られた入力ラベルのグレードの最
小値（min)のうちの最大値 (max)に他ならない。

【００３２】すなわち、単位論理回路４１０のそれぞれ
は、単体では各ルールに前件部として含まれる各入力グ
レードについての min 演算の機能の一部を果たすと共
に、互いに並列に設置され各出力端子がオアゲート４１
１で論理的に加算されるという全体構成によりmin-max
演算の機能の一部を果たすことになる。このmin-max演
算機能の残りの部分は、グレードバス５１上に小さなも
のほど先行して入力ラベルのグレードを出力するという
入力ラベルのグレード再配列回路１０の機能に負ってい
る。このmin-max 演算機能は、この出力チャネルの他の
出力ラベルに対応して設置されている部分論理回路４２
〜４９についても、また、図示しない他の全ての出力チ
ャネルについて各出力ラベルに対応して設置されている
他の全ての部分論理回路についても同様である。

【００３３】このようにして、グレード再配列回路１０
から総数１６個のゼロでないグレードが出力された時点
で、各入力チャネルの各入力ラベルのグレードどうしの
min-max 演算に基づき演算された各出力チャネルの各出
力ラベルのグレードがグレードレジスタに保持される。
このグレードレジスタに保持された各出力チャネルの各
出力ラベルのグレードは、グレードバス５１を介して後
段の非ファジイ化回路に転送され、ここで重心法などに
よる非ファジイ化処理を受け、確定的な出力データとし
て、各出力チャネルに出力される。

【００３４】さて、各単位論理回路は、単位論理回路４
１０で代表して図３に示すように、Ｄフリップフロップ
４１１ａと２入力アンドゲート４１１ｂとから成る後段
部分と、ＪＫフリップフロップ４１１ｃ，４１１ｇとス
イッチ４１１ｄと論理ゲート４１１ｅ，４１１ｆとから
成る前段部分とから構成されている。この単位論理回路
の主要な動作は、前述したように、再配列済みの入力ラ
ベルのグレードの再出力中にmin-max 演算の機能の一部
を分担することにある。まず、Ｄフリップフロップ４１
１ａと２入力アンドゲート４１１ｂとから成る後段部分
によって、前段部分のオアゲート４１１ｆの出力が
“０”から“１”に変化した時に半クロック期間だけ
“１”を出力する微分機能が実現されている。これに対
して上記前段部分のうちＪＫフリップフロップ４１１ｇ
とオアゲート４１１ｆから成る部分は、不使用ルールに
ついて上記後段部分の機能を禁止するためのものであ
る。また、後段部分のうちＪＫフリップフロップ４１１
ｃとオアゲート４１１ｆから成る部分は、再配列回路１
０による入力ラベルのグレードの再配列中に、ルールに
対応しない無効な入力ラベルが出現したり、ルールで指
定された有効な入力ラベルがゼログレードであった場
合、あるいは、min-max 演算過程で各ルールの前件部で
指定された最初の有効ビットが出現した場合、すなわち
ルールの最小グレードが出現した場合に、以後上記後段
の機能を停止させるためのものである。

【００３５】前段部分のノアゲート４１１ｅの一方の入
力端子には、入力ラベルのグレード再配列回路１０が再
配列を実行中であるか又は配列済みの入力ラベルのグレ
ードの再出力を実行中であるかを、前者の場合には
“０”で、後者の場合には“１”で示す信号が入力す
る。このノアゲート４１１ｅの他方の入力端子には、図
１の有効フラグ信号線５３から再配列対象の入力ラベル
のグレードがゼロであれば“１”、ゼロでなければ
“０”が入力する。

【００３６】まず、前述した入力ラベルのグレード再配
列回路１０による再配列の開始に先立って、プリセット
信号に基づきＪＫフリップフロップ４１１ｇに初期値
“１”がセットされる共に、ＪＫフリップフロップ４１
１ｃに初期値“０”がセットされる。こののち、再配列
回路１０によって入力ラベルのグレードの再配列が開始
されると、ルールＲＯＭ２０はラベルバス５２上に出現
する入力ラベルの識別子をアドレス端子に受けながらア
クセスされる。入力ラベルのグレードの再配列中は上述
のようにノアゲート４１１ｅの一方の入力端子には
“０”が入力され続ける。

【００３７】ノアゲート４１１ｅの他方の入力端子にグ
レードバス５１上の入力ラベルのグレードがゼロでない
ことを示す“０”が出現すると、ノアゲート４１１ｅの
出力が“１”になり、スイッチ４１１ｄが図中に点線で
示す状態に切り替えられる。この状態で、入力端子ＩＮ
にルール対応ビット“１”が出現すると、ＪＫフリップ
フロップ４１１ｇの状態が初期値“１”から“０”に反
転する。これに対して、入力端子ＩＮへの“１”のルー
ルビットの出現時にノアゲート４１１ｅの他方の入力端
子に入力ラベルのグレードがゼロであることを示す
“１”が出現すると、ノアゲート４１１ｅの出力が
“０”となり、スイッチ４１１ｄが図中に実線で示す状
態に切り替えられ、ＪＫフリップフロップ４１１ｃの状
態は初期値“０”から“１”に反転する。従って、グレ
ードの再配列が終了した時点のオアゲート４１１ｆの出
力は、全てのルール対応ビット“１”に関して非ゼログ
レードの入力ラベルが指定された場合には“０”となっ
ており、その他の場合、すなわちルール対応ビット
“１”について一度でもゼログレードの入力ラベルが指
定されていた場合や、ルール対応ビット“１”が全く出
現しなかった場合には、初期値“１”に保たれている。

【００３８】こののち、min-max 演算のため再配列回路
１０から再配列済みの入力ラベルのグレードと対応の識
別子の再出力が開始されると、スイッチ４１１ｄが図中
実線で示す状態に切り替えられ、ルールＲＯＭ２０から
読出されるルール対応ビットがこのスイッチ４１１ｄを
通してＪＫフリップフロップ４１１ｃのＪ入力端子に供
給される。この再出力の開始時点においてＪＫフリップ
フロップ４１１ｃと４１１ｇの状態が共に“０”であれ
ば、２入力アンドゲート４１１ｂの反転入力端子に
“０”が供給されるため、ルール対応ビットが最初に
“１”になった時に出力端子ＯＵＴから“１”が半クロ
ックの期間にわたって出力され、グレードバス５１上に
出現中の入力ラベルのグレードがグレードレジスタ３１
に保持される。

【００３９】これに対して、ＪＫフリップフロップ４１
１ｃ又は４１１ｇが再配列済みの入力ラベルのグレード
の出力の開始時点において“１”に保持されていれば、
２入力アンドゲート４１１ｂの反転入力端子に“１”信
号が供給され続けるため、ルール対応ビットが“１”に
なっても出力端子ＯＵＴからは“１”が出力されない。
すなわち、この単位論理回路４１０の再出力時の動作が
禁止される。このように、図３の単位論理回路４１０内
の前段部分は、対応のルールの前件部に含まれるいずれ
かの入力ラベルのグレードがゼロの場合、あるいはルー
ルがその前件部に入力ラベルを一つも含まない不使用ル
ールであった場合には、この単位論理回路が再出力時に
おいてmin 演算に関与することを禁止する有効ルール判
定のための機能を果たす。このような機能の必要性は以
下の三つの理由による。

【００４０】第１の理由は、本実施例における前段の再
配列回路１０では、非ゼログレードの入力ラベルの再配
列と並行してルールとの対応関係を有するゼログレード
の廃棄が行われるが、本来のmin-max 演算原理に従えば
このようなルールとの対応関係を有するゼログレードを
単純に廃棄したり無視したりすることはできないからで
ある。すなわち、本来のmin-max 演算によればルールと
の対応関係を有するゼログレードについても他の非ゼロ
グレードと同様にmin 演算の対象とされ、このゼログレ
ードの入力ラベルを前件部に含むルールについてはゼロ
のmin 演算結果が得られなければならない。

【００４１】従って、再配列回路１０の簡易化のために
このようなゼログレードを単純に廃棄すると、これ以外
の非ゼログレードのうち最小のものがそのルールについ
てのmin 演算結果となり、誤りが生ずる。そこで、この
ような誤りを防ぐために、ルールとの対応関係を有する
ゼログレードを廃棄した場合には、以後のmin-max 演算
時にこのゼログレードを含むルールについてのmin 演算
を禁止を指令するための1 ビットの情報が保存される。
各グレードレジスタの内容はゼロに初期設定されるた
め、上記１ビットの情報によるmin 演算の禁止はゼログ
レードの保持と同一の結果を生ずるからである。

【００４２】第２の理由は、本出願人がこの特許出願と
前後して別途行う「ファジイ推論のグレード演算回路」
と題する特許出願に開示されているグレード演算回路を
使用する場合、再配列回路１０による入力ラベルのグレ
ードの再配列時に、Π型メンバーシップ関数によって定
義される入力ラベルのグレードの演算途中で、無効デー
タが出力される場合があり、このような場合、min-max
演算を禁止する必要があり、このような理由から１ビッ
トの情報によるmin 演算 の禁止が行われる。

【００４３】第３の理由は、ある出力ラベルに含まれる
ルールのうち全く使用していないルールについてはmin-
max 演算対象外のルールとして区別する必要があるため
である。これは、ルールに対する重み付け機能を付加す
る場合などに必要となる。この有効ルールの判別子とし
て図３中のＪＫフリップフロップ４１１ｇが付加されて
いる。

【００４４】さて、再出力時のmin-max 演算の終了時点
では、各出力チャネルの９個のグレードレジスタには最
大９個の非ゼロの出力ラベルのグレードが保持される。
この１出力チャネル当たり最大９個の出力ラベルのグレ
ードは、後段の非ファジイ化回路に読出され、対応の出
力ラベルのメンバーシップ関数を頭切りするのに使用さ
れる。この非ファジイ化のための演算時間を短縮するた
めに、出力ラベルに関しては、入力ラベルの場合とは異
なり、対応のメンバーシップ関数をその重心の位置に立
てた単位高さの線分によって置き換えたシングルトンデ
ータが利用され、このシングルトンデータが各出力ラベ
ルのグレードによって頭切りされることにより、出力ラ
ベルのグレードに等しい高さのシングルトンデータとな
る。

【００４５】本出願人が別途出願する「ファジイ推論の
非ファジイ化方法」と称する特許出願によれば、非ファ
ジイ化の演算時間を更に短縮するために、頭切りされた
全てのシングルトンデータを用いて重心演算を行う代わ
りに、高さの大きな順に２個のシングルトンデータのみ
を選択しこれらを用いて重心演算を行う近似方法が開示
されている。このような近似方法を行うには、９個のグ
レードレジスタ３１〜３９に保持されている最大９個の
出力ラベルのグレードから大きい順に２個だけを選択す
る処理が必要になる。後段の非ファジイ化回路において
この選択を行おうとすれば、多数回の比較動作が必要に
なって処理時間が長引いたり、あるいは処理時間を短縮
しようとすれば多数の比較回路を並列配置した複雑なハ
ードウエアが必要になる。

【００４６】このような問題点は、上述したmin-max 演
算と並行して演算結果の出力ラベルのグレードのうち最
大のものと次に大きなものだけを選択的に保持すること
によって解決される。このような出力ラベルのグレード
の選択的保持を可能とした本発明の他の実施例に係わる
選択保持回路の構成を図４に示す。

【００４７】図４に示す選択的保持回路は、図１の９個
のグレードレジスタ３１〜３９を、図示の各要素で置き
換えたものであり、図１との対応を明確にするために、
図１と共通の９個のオアゲート４１〜４９と、グレード
バス５１とが図１と重複して図示されている。この選択
的保持回路は、縦列接続されたグレードレジスタ１１１
〜１１３、同じく縦列接続されたラベルレジスタ１２１
〜１２３、各レジスタに保持されたグレードの一致を判
定する一致判定回路１１４、各レジスタに保持されたラ
ベルの一致を判定する一致判定回路１２４などを備えて
いる。

【００４８】オアゲート４１１〜４９１の出力は、その
ままラベルレジスタ１２１に入力すると共に、オアゲー
ト１３１を介してＤ型フリップフロップ１３２に入力す
る。従って、オアゲート４１１〜４９１のいずれかの出
力が“１”になるとＤ型フリップフロップ１３２が
“１”にセットされ、グレードバス１１１に出現中のグ
レードがグレードレジスタ１１１に保持されると共に、
オアゲート４１１〜４９１の出力がラベルレジスタ１２
１に保持される。ただし、ここにいうラベルは、図１の
ルールＲＯＭ２０をアクセスするための入力ラベルの識
別コードとは異なり、各出力チャネル内の９個の入力ラ
ベルを“１”が立っているビット位置によって表示する
ものである。グレードレジスタ１１１に保持されたグレ
ードは、比較回路１１４においてグレードレジスタ１１
２の内容と比較され、ラベルレジスタ１２１に保持され
たラベルはラベルレジスタ１２２の内容と比較される。

【００４９】Ａ．ラベルレジスタ１２１と１２２の内容
も一致せず、グレードレジスタ１１１と１１２の内容も
一致しない場合 グレードレジスタ１１２の内容がグレードレジスタ１１
３に転送され、このグレードレジスタ１１２にはグレー
ドレジスタ１１１の内容が転送される。これと同時に、
ラベルレジスタ１２２の内容とラベルレジスタ１２１の
内容を反転させたものとの論理積が、スイッチ１２７と
アンドゲート１２８とを通してラベルレジスタ１２３に
転送され、ラベルレジスタ１２２にはオアゲート１２６
を通してラベルレジスタ１２１の内容が転送される。

【００５０】Ｂ．ラベルレジスタ１２１と１２２の内容
は一致しないが、グレードレジスタ１１１と１１２の内
容が一致した場合 ラベルレジスタ１２３の内容とラベルレジスタ１２１の
内容を反転させたものとの論理積がスイッチ１２７とア
ンドゲート１２８を通してラベルレジスタ１２３に転送
されたのち、ラベルレジスタ１２１の内容とラベルレジ
スタ１２２の内容との論理和がオアゲート１２６を通し
てラベルレジスタ１２２に転送される。

【００５１】Ｃ．ラベルレジスタ１２１と１２２の内容
は一致するがグレードレジスタ１１１とグレードレジス
タ１１２の内容は一致しない場合 グレードレジスタ１１１の内容がグレードレジスタ１１
２に転送される。

【００５２】Ｄ．ラベルレジスタ１２１と１２２の内容
が一致し、かつグレードレジスタ１１１と１１２の内容
も一致する場合には、何らの動作も行われない。

【００５３】上記Ａは、これまでグレードバス５１上に
出現したグレードのうちの最大値がグレードレジスタ１
１１に保持された場合であり、これまで最大値であった
グレードが２番目に大きな値のグレードとしてグレード
レジスタ１１２からグレードレジスタ１１３に転送さ
れ、グレードレジスタ１１１の内容がグレードの新たな
最大値としてグレードレジスタ１１２に転送される。こ
のようにして、グレードレジスタ１１２にはグレードバ
ス５１上にこれまで出現したグレードの最大値が保持さ
れると共に、グレードレジスタ１１３にはグレードバス
５１上にこれまで出現した２番目に大きな値のグレード
が保持される。ラベルレジスタ１２２と１２３には、グ
レードの最大値と２番目に大きな値のグレードに対応す
るラベルが保持される。ラベルレジスタ１２２に保持し
たラベルをラベルレジスタ１２１の反転内容との論理積
をとりながらラベルレジスタ１２３に転送することによ
り、ラベルレジスタ１２２に新たに保持するラベルと同
一のラベルがラベルレジスタ１２３に保持されることを
禁止している。

【００５４】グレードバス５１上に最後のグレードが出
現し終わった時点では、グレードレジスタ１１２と１１
３のそれぞれには各出力チャネルの最大グレードと２番
目に大きなグレードが保持されると共に、ラベルレジス
タ１２２と１２３には対応の出力ラベルが保持される。
この各レジスタの保持内容は、後段の非ファジイ化回路
によって読出され処理されることにより確定的な出力デ
ータが作成される。

【００５５】以上、ゼログレードについては再配列と再
出力の対象外とする構成を例示したが、ゼロよりも大き
な所定の閾値を設定し、この閾値未満のグレードについ
ては再配列と再出力の対象外とする構成とすることがで
きる。

【００５６】また、ファジイ推論全体の処理の高速化を
実現するために、再配列回路と前段のグレード演算回路
とを縦列に接続し、グレード演算と演算済みのグレード
の再配列とをパイプライン式に実行する構成を例示し
た。しかしながら、そのような高速性が要求されない場
合などには、再配列回路とグレード演算回路との間にバ
ッファメモリを設置し、グレード演算が全て終了したの
ちに再配列を開始する構成とすることもできる。

【００５７】

【発明の効果】本発明に係わるファジイ推論のmin-max
演算回路は、min-max 演算に先立ってまず、非ゼログレ
ードの識別子ないしはルール前件部内の入力ラベルの指
示情報を大小の順に再配列しながら大部分のゼログレー
ドを廃棄するという前処理を行う構成であるから、以降
のmin-max 演算対象のデータ量が大幅に圧縮され、処理
時間が大幅に短縮される。

【００５８】また、本発明のmin-max 演算回路は、上記
前処理によって再配列したグレードを小さな順に出力す
る構成であるから、後段の回路では先行グレードほど小
さいということが予め判明しているためグレード間の大
小比較の反復が不要になり、min 演算もmax 演算もわず
か１ビットのフラグのセット／リセットによって完了で
き、処理時間とハードウエア量とを大幅に低減できる。

【図面の簡単な説明】

【図１】本発明の一実施例のmin-max 演算回路の構成を
示すブロック図である。

【図２】図１のルールＲＯＭ２０内のデータ構成を例示
する概念図である。

【図３】図１の単位論理回路４１０の構成を例示する回
路図である。

【図４】図１のグレード保持レジスタの構成の他の一例
を示すブロック図である。

【符号の説明】

１０ グレード再配列回路 ２０ ルールＲＯＭ ３０ グレード保持レジスタ群 ４０ 論理回路 ５１ グレードバス ５２ ラベルバス

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】複数の入力チャネルのそれぞれについてメ
   ンバーシップ関数により定義された複数の入力ラベルに
   ついて演算された入力ラベルのグレードに対しmin-max
   演算を行うファジイ推論のmin-max 演算回路において、 前記演算された入力ラベルのグレードの大小の順序に従
   って、前記入力ラベルの評価順序を入れ替える手段を備
   えたことを特徴とするファジイ推論のmin-max演算回
   路。
2. 【請求項２】 請求項１において、 前記演算された入力ラベルのグレードと共に、対応の入
   力チャネル番号・入力ラベル番号の識別子（以下、単に
   「識別子」という）を、前記入力ラベルのグレードの大
   小の順に従って予め再配列したのち、グレードの小さな
   順に前記識別子を取り出し、この識別子とファジイ推論
   ルールの前件部との対応関係を判定することにより、ル
   ールの評価を実行することを特徴とするファジイ推論の
   min-max演算回路。
3. 【請求項３】 請求項２において、 前記演算された入力ラベルのグレードのうち所定の閾値
   を越えるものについては、前記再配列の対象とし、前記
   閾値以下のものについては例外処理を行うことを特徴と
   するファジイ推論のmin-max 演算回路。
4. 【請求項４】複数の入力チャネルのそれぞれについて定
   義された複数の入力ラベルについて演算された入力ラベ
   ルのグレードのうち所定の閾値以上のものについては、
   対応の入力チャネル・入力ラベルの識別子（以下、「識
   別子」という）と共に大小の順序に従って再配列したの
   ち、再配列後の入力ラベルのグレードを小さなものから
   順にかつ対応の識別子と共に出力し、前記閾値未満の入
   力ラベルのグレードについてはその旨を示す指示信号に
   従って前記再配列と出力の対象外とする再配列回路と、 各入力チャネルの各入力ラベルとこのファジイ推論に使
   用される全てのファジイ規則との対応の有／無を有効／
   無効ビットにより示すルール対応ビット列として、前記
   再配列回路による再配列時及び出力時に供給される識別
   子によって指定されるアドレスに保持し出力するルール
   メモリと、 各出力チャネルの各出力ラベルに含み得るルールの最大
   数と同数設置され、前記再配列回路による再配列時に前
   記ルールメモリから出力されたルール対応ビット列中に
   出現する有効ビットに対応する再配列中の入力ラベルの
   グレードが前記閾値以上の場合にのみ有効化されると共
   に、前記再配列回路からの再配列済みの入力ラベルのグ
   レードの出力時に前記ルールメモリから出力されるルー
   ル対応ビット列中に最初に出現する有効ビットを検出し
   て有為な信号を発生するmin 演算部と、前記各出力チャ
   ネルの出力ラベルと同数設置され、対応の各min 演算部
   から出力される有為な信号の論理和を前記入力ラベルの
   グレード再配列回路から出力中の入力ラベルのグレード
   の保持指令として出力するmax 演算部とを備えた論理回
   路と、 前記入力ラベルのグレード再配列回路から出力中の入力
   ラベルのグレードを前記論理回路から出力される前記保
   持指令に従って保持する入力ラベルのグレード保持回路
   とを備えたことを特徴とするファジイ推論のmin-max 演
   算回路。
5. 【請求項５】請求項４において、 前記複数の入力チャネルのそれぞれについて定義された
   複数の入力ラベルについて演算された入力ラベルのグレ
   ードは、前段のグレード演算回路による演算順に前記再
   配列回路に供給されることにより、この再配列回路と前
   記前段のグレード演算回路とがパイプライン式に連携動
   作することを特徴とするファジイ推論のmin-max 演算回
   路。
6. 【請求項６】 請求項５において、 前記入力ラベルのグレード保持回路は、前記論理回路の
   前記 max演算部のそれぞれに対応して設置されることを
   特徴とするファジイ推論のmin-max 演算回路。
7. 【請求項７】 請求項６において、 前記入力ラベルのグレード保持回路は、前記出力チャネ
   ルのそれぞれについて定義された出力ラベルの総数より
   も少ない所定個数縦列に設置されると共に、各入力ラベ
   ルのグレード保持レジスタのそれぞれには各出力チャネ
   ルの各出力ラベルのグレードのうち最大のものから順に
   前記所定個数の出力ラベルのグレードが保持されること
   を特徴とするファジイ推論のmin-max 演算回路。
8. 【請求項８】 請求項７において、 前記所定個数は２であることを特徴とするファジイ推論
   のmin-max 演算回路。
9. 【請求項９】 請求項４乃至８において、 前記所定の閾値は、この演算回路で処理可能な最小の有
   限値であることを特徴とするファジイ推論のmin-max 演
   算回路。