JPH07319703A - 多数のファジイ論理推論規則の並列処理法及びその回路構成 - Google Patents
多数のファジイ論理推論規則の並列処理法及びその回路構成Info
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- JPH07319703A JPH07319703A JP7116000A JP11600095A JPH07319703A JP H07319703 A JPH07319703 A JP H07319703A JP 7116000 A JP7116000 A JP 7116000A JP 11600095 A JP11600095 A JP 11600095A JP H07319703 A JPH07319703 A JP H07319703A
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Abstract
(57)【要約】
【目的】 規則の前提部分又は規則を結合する論理演算
詞を構成する項の数に依存しない多数のファジイ規則用
並列処理法を得る。 【構成】 ファジイ集合又は多数のファジイ集合の論理
的機能に組織された多数の推論規則(R)の並列処理法
は、いわゆる論議領界(U)中に定められた所属関係(I')
を含み、前記推論規則(R)が少なくとも１つの前提部分
及び少なくとも１つの後件含意を有するＩＦ−ＴＨＥＮ
規則として本質的に形成され、そして各前提部分が所属
関係(I')と複数の入力データ(I)との比較の少なくとも
１つの項(T)を有し、各項(T)が論理的演算詞(OL)によっ
て分離される。
詞を構成する項の数に依存しない多数のファジイ規則用
並列処理法を得る。 【構成】 ファジイ集合又は多数のファジイ集合の論理
的機能に組織された多数の推論規則(R)の並列処理法
は、いわゆる論議領界(U)中に定められた所属関係(I')
を含み、前記推論規則(R)が少なくとも１つの前提部分
及び少なくとも１つの後件含意を有するＩＦ−ＴＨＥＮ
規則として本質的に形成され、そして各前提部分が所属
関係(I')と複数の入力データ(I)との比較の少なくとも
１つの項(T)を有し、各項(T)が論理的演算詞(OL)によっ
て分離される。
Description
【０００１】
【産業上の利用分野】この発明は、多数のファジイ論理
推論規則の並列処理法に関するものである。この発明は
また、上述した並列処理法を実施する為の回路構成に関
するものである。もう少し詳しく言うと、この発明は、
ファジイ集合又は多数のファジイ集合の論理的機能に組
織された多数のファジイ論理推論規則の並列処理法であ
って、いわゆる論議領界中に定められた所属関係を含
み、前記推論規則が少なくとも１つの前提部分及び少な
くとも１つの後件含意を有するＩＦ−ＴＨＥＮ規則とし
て本質的に形成され、そして前記前提部分が所属関係と
複数の入力データとの比較の少なくとも１つの項を有
し、前記項が論理的演算詞によって分離される並列処理
法に関するものである。
推論規則の並列処理法に関するものである。この発明は
また、上述した並列処理法を実施する為の回路構成に関
するものである。もう少し詳しく言うと、この発明は、
ファジイ集合又は多数のファジイ集合の論理的機能に組
織された多数のファジイ論理推論規則の並列処理法であ
って、いわゆる論議領界中に定められた所属関係を含
み、前記推論規則が少なくとも１つの前提部分及び少な
くとも１つの後件含意を有するＩＦ−ＴＨＥＮ規則とし
て本質的に形成され、そして前記前提部分が所属関係と
複数の入力データとの比較の少なくとも１つの項を有
し、前記項が論理的演算詞によって分離される並列処理
法に関するものである。
【０００２】
【従来の技術】慣用の技術例えばブール論理に基づいた
技術が広い種類の制御問題に対して許容できるコストで
許容できる性能を提供するには適さないことが分かった
のに対し、ファジイ論理は今では上述した制御問題を解
決できる技術として確立されている。ファジイ論理は人
間の精神を合理的に代表する“不正確な”モードをモデ
ル化する方法を提供し、そしてこのモードは正に人間の
能力における主要な役目を発揮してあいまいな条件下で
の決定を行う。
技術が広い種類の制御問題に対して許容できるコストで
許容できる性能を提供するには適さないことが分かった
のに対し、ファジイ論理は今では上述した制御問題を解
決できる技術として確立されている。ファジイ論理は人
間の精神を合理的に代表する“不正確な”モードをモデ
ル化する方法を提供し、そしてこのモードは正に人間の
能力における主要な役目を発揮してあいまいな条件下で
の決定を行う。
【０００３】ファジイ論理は、“言語変数”と名付けら
れた特定種類の変数を使って現実の言語記述で働く。上
述した変数の値は、例えば任意の自然言語又は造語の語
又は句から成る。基本的には、各変数には、一定の問題
のモデル化の際に使用される語又は句の対応する意味が
割り当てられる。加うるに、各変数には、これに依存す
る１組の値を統語法的に結合することができる。上述し
た１組の値は、これらが用いられる文脈に依存して異な
る意味をとれる。上述した値は、変数を表す基本語か
ら、その反対語から、そして例えばヨーロッパ特許出願
第９２８３００９５．３号に述べられているように一連
の基本語のいわゆる修飾語から出発することが分かる。
れた特定種類の変数を使って現実の言語記述で働く。上
述した変数の値は、例えば任意の自然言語又は造語の語
又は句から成る。基本的には、各変数には、一定の問題
のモデル化の際に使用される語又は句の対応する意味が
割り当てられる。加うるに、各変数には、これに依存す
る１組の値を統語法的に結合することができる。上述し
た１組の値は、これらが用いられる文脈に依存して異な
る意味をとれる。上述した値は、変数を表す基本語か
ら、その反対語から、そして例えばヨーロッパ特許出願
第９２８３００９５．３号に述べられているように一連
の基本語のいわゆる修飾語から出発することが分かる。
【０００４】言語変数に割り当てられた各値は、更に、
いわゆるファジイ集合すなわち論議領界としても知られ
た対応する限定範囲における変数の各値を結合する実現
可能な分布関数によって表される。変数の論議領界中の
ファジイ集合を識別する機能は所属関係ＦＡと呼ばれ
る。例えば値ＦＡ＝０はこの関係によって識別されたフ
ァジイ集合中の点の非所属を示すが、逆に値ＦＡ＝１は
ファジイ集合中の点の所属の確かさを示す。言語変数の
全てのファジイ集合のアセンブリは“項集合（ｔｅｒｍ
ｓｅｔ）”と呼ばれる。
いわゆるファジイ集合すなわち論議領界としても知られ
た対応する限定範囲における変数の各値を結合する実現
可能な分布関数によって表される。変数の論議領界中の
ファジイ集合を識別する機能は所属関係ＦＡと呼ばれ
る。例えば値ＦＡ＝０はこの関係によって識別されたフ
ァジイ集合中の点の非所属を示すが、逆に値ＦＡ＝１は
ファジイ集合中の点の所属の確かさを示す。言語変数の
全てのファジイ集合のアセンブリは“項集合（ｔｅｒｍ
ｓｅｔ）”と呼ばれる。
【０００５】所属関係は、所定範囲をｍ点に分け且つイ
ンターバル［０，１］を１レベルに分けることで得られ
た簡単な表示によって定められる。現在、ファジイ集合
を識別する所属関係の電子的コントローラに基づくファ
ジイ論理での定義又は記憶は、新しいファジイ論理用途
の発展に関する主要な抑制の１つを表し従ってこの方法
論の理論的可能性を制限する。
ンターバル［０，１］を１レベルに分けることで得られ
た簡単な表示によって定められる。現在、ファジイ集合
を識別する所属関係の電子的コントローラに基づくファ
ジイ論理での定義又は記憶は、新しいファジイ論理用途
の発展に関する主要な抑制の１つを表し従ってこの方法
論の理論的可能性を制限する。
【０００６】事実、もし所属関係のハードウェアでの実
施の為に上述した所属関係が規則中の項の正しい発生を
得るようにファジイ概念の意味論を反映することが所望
されるならば、かなりのメモリ・スペースを使用するこ
とがしいられる。これは、言語変数の項集合が少数の所
属関係から成る場合、ファジイ論理用途に対してのみ利
点を持つ。所属関係用データは通常、記憶語に記憶され
る。既知のデバイスでは、占有されたメモリ区域は、従
って所属関係を定めるのに必要なデータの数によって悪
影響を及ぼされる。
施の為に上述した所属関係が規則中の項の正しい発生を
得るようにファジイ概念の意味論を反映することが所望
されるならば、かなりのメモリ・スペースを使用するこ
とがしいられる。これは、言語変数の項集合が少数の所
属関係から成る場合、ファジイ論理用途に対してのみ利
点を持つ。所属関係用データは通常、記憶語に記憶され
る。既知のデバイスでは、占有されたメモリ区域は、従
って所属関係を定めるのに必要なデータの数によって悪
影響を及ぼされる。
【０００７】多くの場合に、一般的に対称でない三角形
の所属関係又は多くても台形の所属関係を記憶してその
記憶に必要なデータの数を少なくすれば充分であること
が分かった。三角形又は台形の所属関係では、論議領界
の全ての点での所属関係の値を記憶することは少しも必
要でないが、曲線が傾斜及びその値を変える点だけを記
憶すれば充分である。
の所属関係又は多くても台形の所属関係を記憶してその
記憶に必要なデータの数を少なくすれば充分であること
が分かった。三角形又は台形の所属関係では、論議領界
の全ての点での所属関係の値を記憶することは少しも必
要でないが、曲線が傾斜及びその値を変える点だけを記
憶すれば充分である。
【０００８】入力パラメータの変化でシステムの態様を
記述させる、所属関係間の適切な論理演算（“推論”と
名付けられた）を実行できる。この論理演算は、下記の
型式の講文論を一般的に持つファジイ規則で行われる。
記述させる、所属関係間の適切な論理演算（“推論”と
名付けられた）を実行できる。この論理演算は、下記の
型式の講文論を一般的に持つファジイ規則で行われる。
【０００９】もし（ＩＦ）ＸがＡなら、その時（ＴＨＥ
Ｎ）ＹはＢである。ただし、Ｘは入力値であり、Ａおよ
びＢはシステム知識を表す所属関係ＦＡであり、そして
Ｙは出力値である。
Ｎ）ＹはＢである。ただし、Ｘは入力値であり、Ａおよ
びＢはシステム知識を表す所属関係ＦＡであり、そして
Ｙは出力値である。
【００１０】項ＴＨＥＮに先行する規則部分が“左側”
部分すなわち“前提”部分と呼ばれ、後続する部分が推
論規則の“右側”部分すなわち“後件”部分と呼ばれ
る。ファジイ規則の前提部分と後件部分の含意は２つの
法則によって支配される。すなわち、 −様式ポネンズ（ｐｏｎｅｎｓ）：規則の含意（Ｔｈ）
すなわち後件部分の真理は、規則の前提（Ｈｐ）部分に
依存し、そして −様式トレンズ（ｔｏｌｌｅｎｓ）：前提（Ｈｐ）の正
しさを確保する含意の発生（Ｔｈ）である。
部分すなわち“前提”部分と呼ばれ、後続する部分が推
論規則の“右側”部分すなわち“後件”部分と呼ばれ
る。ファジイ規則の前提部分と後件部分の含意は２つの
法則によって支配される。すなわち、 −様式ポネンズ（ｐｏｎｅｎｓ）：規則の含意（Ｔｈ）
すなわち後件部分の真理は、規則の前提（Ｈｐ）部分に
依存し、そして −様式トレンズ（ｔｏｌｌｅｎｓ）：前提（Ｈｐ）の正
しさを確保する含意の発生（Ｔｈ）である。
【００１１】規則として様式ポネンズを採用すると、全
規則の真理の度合は前件部分の度合よりも大きくするこ
とができない。前提部分を、データＦ及び所属関係Ｆ’
に関する型式（Ｆ＝Ｆ’）の仮説に相当する１つ以上の
項Ｔで構成できるので、以下の説明中で記号Ｗで示す真
理の全度合は同一項Ｔに関する推論演算に依存する。
規則の真理の度合は前件部分の度合よりも大きくするこ
とができない。前提部分を、データＦ及び所属関係Ｆ’
に関する型式（Ｆ＝Ｆ’）の仮説に相当する１つ以上の
項Ｔで構成できるので、以下の説明中で記号Ｗで示す真
理の全度合は同一項Ｔに関する推論演算に依存する。
【００１２】加うるに、真理の全度合Ｗは、項Ｔに論理
的演算詞ＡＮＤ、ＯＲ及びＮＯＴを適用することにより
決定値を帯びる。この型式の演算を行わせる電子的デー
タ処理ツールには、ファジイ論理計算モデルを構成する
推論演算の集合にはっきりと専ねられた特定の構成が設
けられなければならない。
的演算詞ＡＮＤ、ＯＲ及びＮＯＴを適用することにより
決定値を帯びる。この型式の演算を行わせる電子的デー
タ処理ツールには、ファジイ論理計算モデルを構成する
推論演算の集合にはっきりと専ねられた特定の構成が設
けられなければならない。
【００１３】図１に開示されたような三角形又は台形の
所属関係ＦＡに関して、所属関係Ｉ’によって論議領界
Ｕ中に表された前提部分項用の１組のデータＩの重みΩ
により入力データ組Ｉと上述した項Ｔに相当する所属関
係Ｉ’との交差の最大値が意味される。ファジイ論理手
法で動作するプロセッサ中には、存在する論理的演算詞
とは無関係に真理の全度合Ｗを計算できる回路の為の余
地がなければならない。
所属関係ＦＡに関して、所属関係Ｉ’によって論議領界
Ｕ中に表された前提部分項用の１組のデータＩの重みΩ
により入力データ組Ｉと上述した項Ｔに相当する所属関
係Ｉ’との交差の最大値が意味される。ファジイ論理手
法で動作するプロセッサ中には、存在する論理的演算詞
とは無関係に真理の全度合Ｗを計算できる回路の為の余
地がなければならない。
【００１４】従来、多値ファジイ論理推論は異なる方法
で計算された。ティ・ヤマカワ（Ｔ．Ｙａｍａｋａｗ
ａ）他によってオムロン（ＯＭＲＯＮ）社で開発された
プロジェクトでは、推論処理回路は、４つの規則（その
前提部分は多くとも３つの項を持てる）でのみ並列で類
推的に作動できる。
で計算された。ティ・ヤマカワ（Ｔ．Ｙａｍａｋａｗ
ａ）他によってオムロン（ＯＭＲＯＮ）社で開発された
プロジェクトでは、推論処理回路は、４つの規則（その
前提部分は多くとも３つの項を持てる）でのみ並列で類
推的に作動できる。
【００１５】この初期限定に加えて、設計の簡単さの
為、他の束縛が課せられた。すなわち −規則の前提部分の項Ｔは論理、演算詞ＡＮＤだけで分
離でき、 −入力変数Ｉの項集合の所属関係Ｉ’はＳ、Ｚ、台形又
は三角形の形状だけを持てる。そして −入力は決定論的である。すなわち入力は論議領界Ｕ中
の個々の点Ｐに相当する。 エッチ・ワタナベ（Ｈ．Ｗａｔａｎａｂｅ）他の構成
は、同一の出力変数の為の全ての規則を並列に処理す
る。しかしながら、ユーザは自身が働ける変数の選択に
制限される。これらは５１の規則から取り出された４つ
の入力変数及び２つの出力変数、又は１０２の規則から
取り出された２つの入力変数及び１つの出力変数であり
得る。
為、他の束縛が課せられた。すなわち −規則の前提部分の項Ｔは論理、演算詞ＡＮＤだけで分
離でき、 −入力変数Ｉの項集合の所属関係Ｉ’はＳ、Ｚ、台形又
は三角形の形状だけを持てる。そして −入力は決定論的である。すなわち入力は論議領界Ｕ中
の個々の点Ｐに相当する。 エッチ・ワタナベ（Ｈ．Ｗａｔａｎａｂｅ）他の構成
は、同一の出力変数の為の全ての規則を並列に処理す
る。しかしながら、ユーザは自身が働ける変数の選択に
制限される。これらは５１の規則から取り出された４つ
の入力変数及び２つの出力変数、又は１０２の規則から
取り出された２つの入力変数及び１つの出力変数であり
得る。
【００１６】複数個のワタナベ回路は１０２よりも多い
規則を処理するような態様にてソフトウェア・プログラ
ムの制御下でカスケード接続できる。この場合、更に、
１つの部品の入力側に出力信号を帰還することが可能で
ある。同様な態様で、この型式の回路は極めて多数の入
力変数で作動するように接続することができる。しかし
ながら、これら構成は、大型のメモリを必要とするの
で、シリコンの占有面積が増大する。
規則を処理するような態様にてソフトウェア・プログラ
ムの制御下でカスケード接続できる。この場合、更に、
１つの部品の入力側に出力信号を帰還することが可能で
ある。同様な態様で、この型式の回路は極めて多数の入
力変数で作動するように接続することができる。しかし
ながら、これら構成は、大型のメモリを必要とするの
で、シリコンの占有面積が増大する。
【００１７】第３の既知の解決策は、対称的で直線的な
所属関係（三角形、台形、等）だけが使用されるニュー
ラル・ロジックス（Ｎｅｕｒａｌ Ｌｏｇｉｘ）社のフ
ァジイ・マイクロ・コントローラから成る。規則の各前
提部分が最大１６項まで含めるので、この回路の入力側
には１６個のファジイファイヤ（ｆｕｚｚｉｆｉｅｒ）
がある。ニューラル・ロジックス回路は６４までの規則
を処理できる。入力側には、制御されるべき変数又は帰
還される出力変数を印加できる。
所属関係（三角形、台形、等）だけが使用されるニュー
ラル・ロジックス（Ｎｅｕｒａｌ Ｌｏｇｉｘ）社のフ
ァジイ・マイクロ・コントローラから成る。規則の各前
提部分が最大１６項まで含めるので、この回路の入力側
には１６個のファジイファイヤ（ｆｕｚｚｉｆｉｅｒ）
がある。ニューラル・ロジックス回路は６４までの規則
を処理できる。入力側には、制御されるべき変数又は帰
還される出力変数を印加できる。
【００１８】この処理回路では、ニューロ回路網は、規
則の前提部分中に含まれた１６の項のうちの最小項を実
行する。全部で６４の前提部分の真理の全度合Ｗのう
ち、各前提部分の重みの各評価に基づいて連続的に更新
される単一のレジスタから成る回路によって最大値が計
算される。最後に“ＷＡＲＰ”と言う商品名で知られた
且つ同一出願人によって製造されたプロセッサは、２５
６までの規則（その前提部分は４つの項で構成される）
を逐次処理する。
則の前提部分中に含まれた１６の項のうちの最小項を実
行する。全部で６４の前提部分の真理の全度合Ｗのう
ち、各前提部分の重みの各評価に基づいて連続的に更新
される単一のレジスタから成る回路によって最大値が計
算される。最後に“ＷＡＲＰ”と言う商品名で知られた
且つ同一出願人によって製造されたプロセッサは、２５
６までの規則（その前提部分は４つの項で構成される）
を逐次処理する。
【００１９】推論部分の構成は、４つのα値での並列計
算により前提の真理の度合を計算するために設計され
た。入力変数が一度知られると、α値はデータ・メモリ
から同時に取り出される。規則（その前提部分が論理的
演算詞によって分離された４つよりも多い項Ｔを含む）
の場合に、上述した前提部分を幾つかの前提サブ部分
（その各々は、推論計算回路への帰還で得られた各前提
サブ部分の部分的真理レベルＷを考慮する。前提部分中
に４つの項を含む。）に分けることにより処理は実行さ
れる。
算により前提の真理の度合を計算するために設計され
た。入力変数が一度知られると、α値はデータ・メモリ
から同時に取り出される。規則（その前提部分が論理的
演算詞によって分離された４つよりも多い項Ｔを含む）
の場合に、上述した前提部分を幾つかの前提サブ部分
（その各々は、推論計算回路への帰還で得られた各前提
サブ部分の部分的真理レベルＷを考慮する。前提部分中
に４つの項を含む。）に分けることにより処理は実行さ
れる。
【００２０】従来、この業界の技術者が入手できる全て
の回路は、その効率が用途の型式に強く依存するので、
絶対に有効とは考えられない。特に、処理時間を得るよ
うな態様で推論規則の並列処理に優先権を与える構成
は、必然的に占有シリコン面積をなくす。
の回路は、その効率が用途の型式に強く依存するので、
絶対に有効とは考えられない。特に、処理時間を得るよ
うな態様で推論規則の並列処理に優先権を与える構成
は、必然的に占有シリコン面積をなくす。
【００２１】他方、計算ユニット数の減少による占有メ
モリ面積の減少は、並列処理の効率を、個々の推論演算
と関連した規則の数に強く依存させる。実際には、もし
処理されるべき全ての推論がファジイの同一数ＮFRによ
って特徴付けられるならば、構成中に存在する処理ユニ
ットの数ＮPUがファジイ規則の数ＮFRのサブ倍数と正し
く一致しなくなる毎に、入手可能なリソース（ｒｅｓｏ
ｕｒｃｅ）の最適使用よりも少なくなり得る。
モリ面積の減少は、並列処理の効率を、個々の推論演算
と関連した規則の数に強く依存させる。実際には、もし
処理されるべき全ての推論がファジイの同一数ＮFRによ
って特徴付けられるならば、構成中に存在する処理ユニ
ットの数ＮPUがファジイ規則の数ＮFRのサブ倍数と正し
く一致しなくなる毎に、入手可能なリソース（ｒｅｓｏ
ｕｒｃｅ）の最適使用よりも少なくなり得る。
【００２２】この場合、次の関係は立証されない。
【００２３】ＮFR＝ＮPU＝０
【００２４】すなわちＮFRは数ＮPUで正しく割れない。
【００２５】
【発明が解決しようとする課題】実際には、プロセスを
説明する規則の数に等しい多数の推論のユニットを導入
することは必ずしも可能ではない。典型例では、計算構
造を特大にしたり特小にしたりすることをしいられる。
この発明の元になる技術的問題は、規則の前提部分又は
規則を結合する論理的演算詞を構成する項の数に依存し
ない多数のファジイ規則用の新規な並列処理法を得るこ
とである。
説明する規則の数に等しい多数の推論のユニットを導入
することは必ずしも可能ではない。典型例では、計算構
造を特大にしたり特小にしたりすることをしいられる。
この発明の元になる技術的問題は、規則の前提部分又は
規則を結合する論理的演算詞を構成する項の数に依存し
ない多数のファジイ規則用の新規な並列処理法を得るこ
とである。
【００２６】
【課題を解決するための手段】この発明の基礎をなす解
決策は、ファジイ論理が設計される為の異なる用途の特
徴に基づいて柔軟な態様で動的に形成され得る幾つかの
規則の同時処理を行うことである。この解決策に基づ
き、技術的問題は、特許請求の範囲の請求項１以下の特
徴部分に定められたようなモジュール型式の１組の反復
可能な構造を採用する並列処理法及び回路構成によって
解決される。
決策は、ファジイ論理が設計される為の異なる用途の特
徴に基づいて柔軟な態様で動的に形成され得る幾つかの
規則の同時処理を行うことである。この解決策に基づ
き、技術的問題は、特許請求の範囲の請求項１以下の特
徴部分に定められたようなモジュール型式の１組の反復
可能な構造を採用する並列処理法及び回路構成によって
解決される。
【００２７】
【実施例】この発明に係る並列処理法の特徴や利点は、
添付図面に非制限例として下記する一実施例の説明中に
開示されている。図１において、言語変数すなわち論理
変数Ｍの所属関係Ｔ’は、横軸にいわゆる論議領界Ｕが
とられ且つ縦軸にいわゆる真理すなわち所属の度合Ｇが
とられたベクトル系よって表される。入力データＩは同
一の基準系によって表される。
添付図面に非制限例として下記する一実施例の説明中に
開示されている。図１において、言語変数すなわち論理
変数Ｍの所属関係Ｔ’は、横軸にいわゆる論議領界Ｕが
とられ且つ縦軸にいわゆる真理すなわち所属の度合Ｇが
とられたベクトル系よって表される。入力データＩは同
一の基準系によって表される。
【００２８】図１のＡ〜Ｄは、いわゆる項集合の一部で
ある多くのファジイ集合として論議領界Ｕ中に固定する
４つの所属関係Ｔ’を示す。図１のＡ〜Ｄはまた、推論
規則Ｒの各項Ｔの重みαIすなわち１組の入力データＩ
と項Ｔに対応する所属関係Ｉ’との交差の最高値を表
す。この発明に係る並列処理法は新しい推論ユニット１
を提案し、この推論ユニット１は推論規則Ｒ中の真理の
全度合Ｗを上述した推論ユニット１で完全に決定する。
この推論ユニット１は多数のファジイ規則を並列に処理
するような態様で形成され得るモジュール構造で提供さ
れる。
ある多くのファジイ集合として論議領界Ｕ中に固定する
４つの所属関係Ｔ’を示す。図１のＡ〜Ｄはまた、推論
規則Ｒの各項Ｔの重みαIすなわち１組の入力データＩ
と項Ｔに対応する所属関係Ｉ’との交差の最高値を表
す。この発明に係る並列処理法は新しい推論ユニット１
を提案し、この推論ユニット１は推論規則Ｒ中の真理の
全度合Ｗを上述した推論ユニット１で完全に決定する。
この推論ユニット１は多数のファジイ規則を並列に処理
するような態様で形成され得るモジュール構造で提供さ
れる。
【００２９】一例として、下記のように定められる規則
Ｒ１を考察しよう。もし（ＩＦ）（ＡがＡ’であり）Ａ
ＮＤ（Ｂの否定がＢ’であるか）ＯＲ［（ＣがＣ’であ
り）ＡＮＤ（ＤがＤ’である）ことの否定（ＮＯＴ）な
らば、その時（ＴＨＥＮ）。この規則Ｒ１の前提部分
は、小カッコ間に置かれた４つの項Ｔｊによって構成さ
れ且つ存在する論理演算詞ＡＮＤ、ＯＲ及びＮＯＴを適
用しそしてこれらに減少する優先度ＮＯＴ、ＡＮＤ、Ｏ
Ｒを割り当てることで決定された値を有する。
Ｒ１を考察しよう。もし（ＩＦ）（ＡがＡ’であり）Ａ
ＮＤ（Ｂの否定がＢ’であるか）ＯＲ［（ＣがＣ’であ
り）ＡＮＤ（ＤがＤ’である）ことの否定（ＮＯＴ）な
らば、その時（ＴＨＥＮ）。この規則Ｒ１の前提部分
は、小カッコ間に置かれた４つの項Ｔｊによって構成さ
れ且つ存在する論理演算詞ＡＮＤ、ＯＲ及びＮＯＴを適
用しそしてこれらに減少する優先度ＮＯＴ、ＡＮＤ、Ｏ
Ｒを割り当てることで決定された値を有する。
【００３０】図１のＡ〜Ｄには、４つの項Ｔｊの為の重
みαA、αB、αC及びαDが示されている。
みαA、αB、αC及びαDが示されている。
【００３１】αA＝ｍａｘｘ［ｍｉｎ（Ａ，Ａ’）］ αB＝ｍａｘｘ［ｍｉｎ（Ｂの否定、Ｂ’）］ αC＝ｍａｘｘ［ｍｉｎ（Ｃ、Ｃ’）］ αD＝ｍａｘｘ［ｍｉｎ（Ｄ、Ｄ’）］
【００３２】ファジイ論理意味論では、演算詞ＡＮＤ、
ＯＲは２つ以上の要素間のそれぞれ最小、最大の演算詞
と関連付けられるが、演算詞ＮＯＴは論議領界Ｕ中の演
算詞の相補演算と関連付けられる。規則Ｒ１は、下記の
連続ステップによりこの発明に係る並列処理法で解かれ
る。すなわち、 −項ＴＢの第１の論理演算詞ＮＯＴに対応する演算詞の
相補ＣＴＢを計算し、 −項ＴＡ及びＣＴＢ、ＴＣ及びＴＤの重みαｉの演算詞
ＯＲに対応するそれぞれ最小の部分的真理レベルｗ１、
ｗ２を計算し、 ｗ１＝ｍｉｎ［ａA、（１−ａB）］ ｗ２＝ｍｉｎ（ａC−ａD） −部分的真理レベルｗ２の他の演算詞ＮＯＴに相当する
演算詞の相補Ｃｗ２を計算し、 −値ｗ１とＣｗ２の間の論理演算詞ＡＮＤに相当する最
大値として規則Ｒ１の全真理レベルＷを評価し、 Ω＝ｍａｘ（ｗ１、Ｃｗ２） である。
ＯＲは２つ以上の要素間のそれぞれ最小、最大の演算詞
と関連付けられるが、演算詞ＮＯＴは論議領界Ｕ中の演
算詞の相補演算と関連付けられる。規則Ｒ１は、下記の
連続ステップによりこの発明に係る並列処理法で解かれ
る。すなわち、 −項ＴＢの第１の論理演算詞ＮＯＴに対応する演算詞の
相補ＣＴＢを計算し、 −項ＴＡ及びＣＴＢ、ＴＣ及びＴＤの重みαｉの演算詞
ＯＲに対応するそれぞれ最小の部分的真理レベルｗ１、
ｗ２を計算し、 ｗ１＝ｍｉｎ［ａA、（１−ａB）］ ｗ２＝ｍｉｎ（ａC−ａD） −部分的真理レベルｗ２の他の演算詞ＮＯＴに相当する
演算詞の相補Ｃｗ２を計算し、 −値ｗ１とＣｗ２の間の論理演算詞ＡＮＤに相当する最
大値として規則Ｒ１の全真理レベルＷを評価し、 Ω＝ｍａｘ（ｗ１、Ｃｗ２） である。
【００３３】実際には、入力変数Ｉは、論議領界Ｕ中の
単一の値Ｐ（“クリスプ”入力と名付けられた）まで低
減されることができる。これら場合に、各項Ｔｊの真理
レベルαｊは何もないが、所属関係Ｉ’の値はその入力
値Ｐに相当する。簡単化の為、このＰ型の入力値の説明
を下記に行う。
単一の値Ｐ（“クリスプ”入力と名付けられた）まで低
減されることができる。これら場合に、各項Ｔｊの真理
レベルαｊは何もないが、所属関係Ｉ’の値はその入力
値Ｐに相当する。簡単化の為、このＰ型の入力値の説明
を下記に行う。
【００３４】図２のＡ及びＢは、多数のファジイ論理推
論規則の並列処理用に設計された可能な回路構成の例を
示すブロック図である。特に、図２のＡは前提部分中の
４つの項で幾つかのファジイ規則を同時処理する構造を
示すが、図２のＢは前提部分中の４つより多い項でファ
ジイ規則を処理するツリー構造を示す。
論規則の並列処理用に設計された可能な回路構成の例を
示すブロック図である。特に、図２のＡは前提部分中の
４つの項で幾つかのファジイ規則を同時処理する構造を
示すが、図２のＢは前提部分中の４つより多い項でファ
ジイ規則を処理するツリー構造を示す。
【００３５】図２のＡ及びＢの回路構成は、モジュール
構造を有し且つ推論処理用に設計された複数個の同一の
回路２を備えた推論ユニット１である。回路２は並列に
或はツリー構造に接続することができる。この実施例
は、７ビット・コードで表せる論議領界Ｕ及び４ビット
・コードで表せる真理の度合Ｇを有するプロセスの目的
であるファジイ・システムに基づく。推論ユニット１は
図３にもっと詳しく表される。
構造を有し且つ推論処理用に設計された複数個の同一の
回路２を備えた推論ユニット１である。回路２は並列に
或はツリー構造に接続することができる。この実施例
は、７ビット・コードで表せる論議領界Ｕ及び４ビット
・コードで表せる真理の度合Ｇを有するプロセスの目的
であるファジイ・システムに基づく。推論ユニット１は
図３にもっと詳しく表される。
【００３６】考察中の例における推論ユニット１は、内
部的には４個の同一の回路２から成る。好都合なことに
は、この発明によれば、各回路２は規則の前提を計算す
る。規則Ｒ（その前提部分はＡＮＤ／ＯＲ型の３つの演
算詞によって分離されたわずか４つの項Ｔから形成され
る）を使用するのが望ましい。各回路２は２個の入力端
子Ｉ１及びＩ２並びに出力端子を備え且つファジイ規則
Ｒを処理する。
部的には４個の同一の回路２から成る。好都合なことに
は、この発明によれば、各回路２は規則の前提を計算す
る。規則Ｒ（その前提部分はＡＮＤ／ＯＲ型の３つの演
算詞によって分離されたわずか４つの項Ｔから形成され
る）を使用するのが望ましい。各回路２は２個の入力端
子Ｉ１及びＩ２並びに出力端子を備え且つファジイ規則
Ｒを処理する。
【００３７】入力端子Ｉ１は１組のデータＡＬＦＡを受
け、その各々は１６ビットでコード化され且つ処理され
るべき重みα及びα’の値を有する。入力端子Ｉ２は１
組の論理演算詞ＯＰＣを受け、これらＯＰＣは実行され
るべき論理演算の為に３ビットでコード化される。特
に、各回路２はデータ組ＡＬＦＡ中に４つの規則Ｒを受
け、その各々が４つのファジイ集合ＦＳ及び一連の３論
理演算詞コードＯＰＣに対応する。
け、その各々は１６ビットでコード化され且つ処理され
るべき重みα及びα’の値を有する。入力端子Ｉ２は１
組の論理演算詞ＯＰＣを受け、これらＯＰＣは実行され
るべき論理演算の為に３ビットでコード化される。特
に、各回路２はデータ組ＡＬＦＡ中に４つの規則Ｒを受
け、その各々が４つのファジイ集合ＦＳ及び一連の３論
理演算詞コードＯＰＣに対応する。
【００３８】コード化された信号ＯＰＣは実行されるべ
き論理演算を示し、もう少し詳しく言うと、論理演算詞
ＡＮＤは論理値１すなわち最小のファジイ論理演算に対
応するようにされ、他方論理値０に対しては論理演算詞
ＯＲすなわち最大のファジイ論理演算に対応するように
される。全ての回路２は、出力端子Ｏに処理された推論
規則Ｒｉの値ＯＭＥＧＡを供給する。
き論理演算を示し、もう少し詳しく言うと、論理演算詞
ＡＮＤは論理値１すなわち最小のファジイ論理演算に対
応するようにされ、他方論理値０に対しては論理演算詞
ＯＲすなわち最大のファジイ論理演算に対応するように
される。全ての回路２は、出力端子Ｏに処理された推論
規則Ｒｉの値ＯＭＥＧＡを供給する。
【００３９】値ＯＭＥＧＡは４つの異なる規則Ｒの真理
の全度合Ω又は前提部分中の４つより多い項Ｔを有する
規則Ｒの部分的真理レベルＷを表せ、上述した前提部分
に基づいて規則の真理の全度合Ωを計算できる。図４に
示したように、データＡＬＦＡに含まれた１６の値は、
各規則Ｒの項Ｔｊ間で行われなければならない論理演算
のコードＯＰＣと一緒に同時処理されるべき４つの推論
規則Ｒに対応する４本のライン上に分布させられる。
の全度合Ω又は前提部分中の４つより多い項Ｔを有する
規則Ｒの部分的真理レベルＷを表せ、上述した前提部分
に基づいて規則の真理の全度合Ωを計算できる。図４に
示したように、データＡＬＦＡに含まれた１６の値は、
各規則Ｒの項Ｔｊ間で行われなければならない論理演算
のコードＯＰＣと一緒に同時処理されるべき４つの推論
規則Ｒに対応する４本のライン上に分布させられる。
【００４０】ファジイ規則Ｒ２（その前提部分は４つの
項Ｔｊから成る）すなわち下記の型式の場合には、
項Ｔｊから成る）すなわち下記の型式の場合には、
【００４１】もし（ＩＦ）（ＡがＡ’で）ＡＮＤ（Ｂが
Ｂ’で）ＡＮＤ（ＣがＣ’で）ＡＮＤ（ＤがＤ’なら）
その時（ＴＨＥＮ）
Ｂ’で）ＡＮＤ（ＣがＣ’で）ＡＮＤ（ＤがＤ’なら）
その時（ＴＨＥＮ）
【００４２】真理の全度合Ωは、図３に示した型式の構
造で規則の４つの項Ｔに対して直接且つ同時に決定でき
る。前提部分中に４つより多い項Ｔを有する規則Ｒ３す
なわち下記の形式の場合には、
造で規則の４つの項Ｔに対して直接且つ同時に決定でき
る。前提部分中に４つより多い項Ｔを有する規則Ｒ３す
なわち下記の形式の場合には、
【００４３】もし（ＩＦ）（ＡがＡ’で）ＡＮＤ（Ｂが
Ｂ’で）ＡＮＤ（ＣがＣ’で）ＯＲ（ＤがＤ’で）ＯＲ
（ＥがＥ’で）ＡＮＤ（ＦがＦ’で）ＯＲ（ＧがＧ’な
らば）、その時（ＴＨＥＮ）
Ｂ’で）ＡＮＤ（ＣがＣ’で）ＯＲ（ＤがＤ’で）ＯＲ
（ＥがＥ’で）ＡＮＤ（ＦがＦ’で）ＯＲ（ＧがＧ’な
らば）、その時（ＴＨＥＮ）
【００４４】前提部分中に４つの項及び後件項を有する
幾つかの副規則に出発規則を分離して、各副規則毎に前
提部分中に正しく４つの項を得るような態様で他の論理
演算詞を必要に応じて導入するこの発明の並列処理法を
適用できる。他の論理演算詞の導入は出発規則Ｒ３を変
えずにそのまま残しておかなければならない。他の論理
演算詞はその後に対応するニューラル素子と関連付けら
れる。もし加算された演算詞が論理的ＯＲなら、これに
項０が続くが、もし加算された演算詞が論理的ＡＮＤな
らば、これに項１が続く。
幾つかの副規則に出発規則を分離して、各副規則毎に前
提部分中に正しく４つの項を得るような態様で他の論理
演算詞を必要に応じて導入するこの発明の並列処理法を
適用できる。他の論理演算詞の導入は出発規則Ｒ３を変
えずにそのまま残しておかなければならない。他の論理
演算詞はその後に対応するニューラル素子と関連付けら
れる。もし加算された演算詞が論理的ＯＲなら、これに
項０が続くが、もし加算された演算詞が論理的ＡＮＤな
らば、これに項１が続く。
【００４５】副規則中の分布後、各副規則にこの発明に
係る並列処理法を適用して部分的真理レベルＷを得るこ
とが可能である。規則Ｒの真理の全度合いΩは、規則Ｒ
が演算詞ＯＲ又はＡＮＤで分けられたかに依存して部分
的重みＷのそれぞれ最大又は最小として得られる。規則
Ｒ３は、演算詞ＯＲ及び対応するニューラル素子０を加
算して下記の関係を得ることにより、２つの副規則に分
けれる。
係る並列処理法を適用して部分的真理レベルＷを得るこ
とが可能である。規則Ｒの真理の全度合いΩは、規則Ｒ
が演算詞ＯＲ又はＡＮＤで分けられたかに依存して部分
的重みＷのそれぞれ最大又は最小として得られる。規則
Ｒ３は、演算詞ＯＲ及び対応するニューラル素子０を加
算して下記の関係を得ることにより、２つの副規則に分
けれる。
【００４６】もし（ＩＦ）（ＡがＡ’で）ＡＮＤ（Ｂが
Ｂ’で）ＡＮＤ（ＣがＣ’で）ＣＲ（ＤがＤ’で）な
ら、その時（ＴＨＥＮ） もし（ＩＦ）（ＥがＥ’で）ＡＮＤ（ＦがＦ’で）ＯＲ
（ＧがＧ’で）ＯＲ０なら、その時（ＴＨＥＮ）
Ｂ’で）ＡＮＤ（ＣがＣ’で）ＣＲ（ＤがＤ’で）な
ら、その時（ＴＨＥＮ） もし（ＩＦ）（ＥがＥ’で）ＡＮＤ（ＦがＦ’で）ＯＲ
（ＧがＧ’で）ＯＲ０なら、その時（ＴＨＥＮ）
【００４７】真理の全度合Ωは部分的真理レベルｗ１及
びｗ２のうちの最高である。その理由は、出発規則Ｒ３
が演算詞ＯＲで分けられたからである。規則は図２のＢ
に示したのと同一の形式のツリー構造で実施できる。こ
れら例は、この発明に係るモジュール構造の使用がＮ個
別々の推論規則Ｒ（考察中の例ではＮ＝４である）の真
理のＮ全度合Ωをどのようにして直接得させるかを理解
させ、そして各規則Ｒは前提部分中にＮ個の項を有する
か或は前提部分中のＮ個より多い項を有する一定の規則
Ｒの為のＮ個の部分的真理レベルｗを有する。
びｗ２のうちの最高である。その理由は、出発規則Ｒ３
が演算詞ＯＲで分けられたからである。規則は図２のＢ
に示したのと同一の形式のツリー構造で実施できる。こ
れら例は、この発明に係るモジュール構造の使用がＮ個
別々の推論規則Ｒ（考察中の例ではＮ＝４である）の真
理のＮ全度合Ωをどのようにして直接得させるかを理解
させ、そして各規則Ｒは前提部分中にＮ個の項を有する
か或は前提部分中のＮ個より多い項を有する一定の規則
Ｒの為のＮ個の部分的真理レベルｗを有する。
【００４８】この態様で、この発明に係る並列処理法は
１組のファジイ規則の処理に要する時間をＮ番目まで低
減する。当然のことながら、Ｎ個の推論規則Ｒを処理す
るか或は前提部分中のＮ個より多い項を有する規則Ｒを
処理するかにより、単一の処理サイクルの使用で真理の
全度合Ωを見いだすような態様で、関連した出力変数を
決定するファジイ規則の数に等しい多数のツイン回路す
なわちプロセス変数に等しい多数の回路を挿入すること
を考えるのは不可能である。しかし、規則（これにより
考察下のプロセスが述べられる）の数の大部分に近づく
多数の同一回路を備えたシステムを考えるのは合理的で
ある。
１組のファジイ規則の処理に要する時間をＮ番目まで低
減する。当然のことながら、Ｎ個の推論規則Ｒを処理す
るか或は前提部分中のＮ個より多い項を有する規則Ｒを
処理するかにより、単一の処理サイクルの使用で真理の
全度合Ωを見いだすような態様で、関連した出力変数を
決定するファジイ規則の数に等しい多数のツイン回路す
なわちプロセス変数に等しい多数の回路を挿入すること
を考えるのは不可能である。しかし、規則（これにより
考察下のプロセスが述べられる）の数の大部分に近づく
多数の同一回路を備えたシステムを考えるのは合理的で
ある。
【００４９】この発明に係る並列処理法の主な利点の１
つは基本の推論構造の反復性である。この態様では、監
視されるべきプロセスを分析することにより、処理する
のに必要な入力変数及び含意の数の決定後、ユーザは、
もっと厳しい抑制が処理時間又は回路サイズに依存する
推論計算の為に上述した構造に最も適した数を選べる。
つは基本の推論構造の反復性である。この態様では、監
視されるべきプロセスを分析することにより、処理する
のに必要な入力変数及び含意の数の決定後、ユーザは、
もっと厳しい抑制が処理時間又は回路サイズに依存する
推論計算の為に上述した構造に最も適した数を選べる。
【００５０】たとえ機能的には等価な幾つかのブロック
の導入により全回路のサイズが増大しても、推論計算に
割り当てられた回路部分のサイズは、ファジイ論理手法
で作動するプロセッサ中にて且つ特に監視されるべき現
象に短縮された処理時間が必要な時に、幾つかの存在を
許すようなものである。事実、この発明に係る並列処理
法は処理時間を（Ｎｒ−１）倍短縮させる。ただし、Ｎ
ｒは並列に挿入されるべきツイン構造の数であって、存
在する規則の数に等しい。従って、例えばもし単一の構
造中に処理されるべき規則がＸ個あれば、Ｘ個の処理を
行わなければならなかった反面、並列のツイン構造をＸ
個用いることにより単一の処理で充分であり従って全実
行時間を（Ｘ−１）倍短縮する。
の導入により全回路のサイズが増大しても、推論計算に
割り当てられた回路部分のサイズは、ファジイ論理手法
で作動するプロセッサ中にて且つ特に監視されるべき現
象に短縮された処理時間が必要な時に、幾つかの存在を
許すようなものである。事実、この発明に係る並列処理
法は処理時間を（Ｎｒ−１）倍短縮させる。ただし、Ｎ
ｒは並列に挿入されるべきツイン構造の数であって、存
在する規則の数に等しい。従って、例えばもし単一の構
造中に処理されるべき規則がＸ個あれば、Ｘ個の処理を
行わなければならなかった反面、並列のツイン構造をＸ
個用いることにより単一の処理で充分であり従って全実
行時間を（Ｘ−１）倍短縮する。
【００５１】図５は、この発明に係る並列処理法を実現
する推論ユニット１を備えたファジイ規則処理回路の構
造を示すブロック図である。ファジイ規則処理回路６
は、入力端子にバス３１を通してデータＣＯＭＰを受け
且つバス３２を介してソータ４に接続された出力端子を
有するデコーダ３を備えている。このデコーダ３は他の
出力端子がバス３３、３４を介してそれぞれセレクタ
５、推論ユニット１に接続されている。
する推論ユニット１を備えたファジイ規則処理回路の構
造を示すブロック図である。ファジイ規則処理回路６
は、入力端子にバス３１を通してデータＣＯＭＰを受け
且つバス３２を介してソータ４に接続された出力端子を
有するデコーダ３を備えている。このデコーダ３は他の
出力端子がバス３３、３４を介してそれぞれセレクタ
５、推論ユニット１に接続されている。
【００５２】ソータ４は、その入力端子にバス４１、４
０を通してそれぞれデータＲＥ、ＤＡを受け、またその
出力端子がバス４３を介してセレクタ５に接続されてい
る。推論ユニット１はその出力端子から多数のバスを通
して値ＯＭＥＧＡを供給する。
０を通してそれぞれデータＲＥ、ＤＡを受け、またその
出力端子がバス４３を介してセレクタ５に接続されてい
る。推論ユニット１はその出力端子から多数のバスを通
して値ＯＭＥＧＡを供給する。
【００５３】次に、ファジイ規則の前提部分の４つの項
Ｔの真理の度合の並列計算を行う為に図５のファジイ規
則処理回路６の動作を説明しよう。ファジイ規則処理回
路６は、その入力端子に１６のファジイ項を受け且つこ
のファジイ規則処理回路６が含む機能ブロックのせいで
関連した規則の内部で上述したファジイ項を分類しなけ
ればならない。
Ｔの真理の度合の並列計算を行う為に図５のファジイ規
則処理回路６の動作を説明しよう。ファジイ規則処理回
路６は、その入力端子に１６のファジイ項を受け且つこ
のファジイ規則処理回路６が含む機能ブロックのせいで
関連した規則の内部で上述したファジイ項を分類しなけ
ればならない。
【００５４】デコーダ３は、データを構成するための全
ての情報ＣＯＭＰを得て下記の値を提供する。すなわ
ち、 −ＲＣＯＤ：規則についてファジイ項を分類する為、 −ＣＯＤ：送られたファジイ項に含まれたファジイ集合
のうち正しいものを選択する為、そして −ＯＰＣ：個々のファジイ集合に適用されるべき論理演
算詞のコードを含む。 ソータ４は、ＲＣＯＤで供給された情報に基づいて４組
のデータＲＯＷ（ＲＯＷｉ）で１６のファジイ項を分類
する目的を持つ。
ての情報ＣＯＭＰを得て下記の値を提供する。すなわ
ち、 −ＲＣＯＤ：規則についてファジイ項を分類する為、 −ＣＯＤ：送られたファジイ項に含まれたファジイ集合
のうち正しいものを選択する為、そして −ＯＰＣ：個々のファジイ集合に適用されるべき論理演
算詞のコードを含む。 ソータ４は、ＲＣＯＤで供給された情報に基づいて４組
のデータＲＯＷ（ＲＯＷｉ）で１６のファジイ項を分類
する目的を持つ。
【００５５】最後に、セレクタ５は、関連したファジイ
項から、回路が処理中で且つ信号ＣＯＤに含まれた情報
を使用する規則Ｒの前提部分の項Ｔとして現れるファジ
イ集合を抽出する。問題の且つ規則Ｒの前提部分の項Ｔ
を結合する演算詞ＯＰＣの項Ｔに含まれた所属関係の正
しいシーケンスは、値ＯＭＥＧＡの実計算の為に推論ユ
ニット１に供給される。
項から、回路が処理中で且つ信号ＣＯＤに含まれた情報
を使用する規則Ｒの前提部分の項Ｔとして現れるファジ
イ集合を抽出する。問題の且つ規則Ｒの前提部分の項Ｔ
を結合する演算詞ＯＰＣの項Ｔに含まれた所属関係の正
しいシーケンスは、値ＯＭＥＧＡの実計算の為に推論ユ
ニット１に供給される。
【００５６】
【発明の効果】この発明によれば、好都合なことには、
この値ＯＭＥＧＡは、４つの異なる規則の真理の全度合
Ω或は前提部分中の４つより多い項Ｔを有する規則Ｒの
部分的真理レベルｗを表せ、前提部分に基づいて規則Ｒ
の真理の全度合Ωを計算できる。
この値ＯＭＥＧＡは、４つの異なる規則の真理の全度合
Ω或は前提部分中の４つより多い項Ｔを有する規則Ｒの
部分的真理レベルｗを表せ、前提部分に基づいて規則Ｒ
の真理の全度合Ωを計算できる。
【図１】可能な項集合の所属関係Ｉ’及び１組の入力デ
ータＩを示すグラフである。
ータＩを示すグラフである。
【図２】この発明に係る並列処理法を実施する為に設計
された可能な回路構成の例を示すブロック図である。
された可能な回路構成の例を示すブロック図である。
【図３】図２の推論ユニットをもっと詳しく示すブロッ
ク図である。
ク図である。
【図４】図３の回路をもっと詳しく示すブロック図であ
る。
る。
【図５】多数のファジイ規則の並列処理法を実施する為
にこの発明に従って提供される処理回路のブロック図で
ある。
にこの発明に従って提供される処理回路のブロック図で
ある。
１ 推論ユニット ２ 回路 ３ デコーダ ４ ソータ ５ セレクタ ６ ファジイ規則処理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィンチェンツォ・マトランガ イタリア国、90146 パレルモ、ヴィア レ・デル・ファンテ 50 (72)発明者 ビアジョ・ジャカローネ イタリア国、91100 トラパニ、ピアッツ ア・ヴ・エマヌエレ 33 (72)発明者 マッシモ・アブルゼッセ イタリア国、95127 カタニア、ヴィア・ デューカ・デリ・アブルッツィ 67
Claims (16)
- 【請求項１】 ファジイ集合又は多数のファジイ集合の
論理的機能に組織された多数のファジイ論理推論規則
(R)の並列処理法であって、いわゆる論議領界(U)中に定
められた所属関係(I')を含み、前記推論規則(R)が少な
くとも１つの前提部分及び少なくとも１つの後件含意を
有するＩＦ−ＴＨＥＮ規則として本質的に形成され、そ
して各前提部分が所属関係(I')と複数の入力データ（I)
との比較の少なくとも１つの項(T)を有し、各項(T)が論
理的演算詞(OL)によって分離されるものにおいて、２つ
以上の要素のうちの、論理的演算詞(OL)の最大及び最小
の演算と関連付け、且つＮ個の部分的真理レベル(W)の
最大値又は最小値として規則(R)の真理の全度合(Ω)を
完全に計算することを特徴とする多数のファジイ論理推
論規則の並列処理法。 - 【請求項２】 前記前提部分中にＮ個よりも多い項(T)
を有する前記規則(R)を、前記前提部分中にわずかＮ個
の項(T)を有する複数の副規則に分け、そして必要な他
の論理的演算詞及び関連した中立の要素を加算すること
を特徴とする請求項１の多数のファジイ論理推論規則の
並列処理法。 - 【請求項３】 前記前提部分中にＮ個よりも多い項(T)
を有する前記規則(R)の前記項(T)に対して複数の重み
(α)の最大値又は最小値で部分的真理レベル(W)を計算
することを特徴とする請求項１の多数のファジイ論理推
論規則の並列処理法。 - 【請求項４】 前記前提部分中にＮ個の項(T)を有する
前記規則(R)の前記項(T)に対して多数の重み(α)と一致
するように前記部分的真理レベル(W)を計算することを
特徴とする請求項１の多数のファジイ論理推論規則の並
列処理法。 - 【請求項５】 前記入力データ(I)の全体と項(T)に相当
する前記所属関係(I')との交差の最大値として前記項
(T)の重み(α)を計算することを特徴とする請求項３又
は４の多数のファジイ論理推論規則の並列処理法。 - 【請求項６】 最大値演算、最小値演算、相補演算を論
理的演算詞の１つＯＲ、ＡＮＤ、ＮＯＴとそれぞれ関連
付けることを特徴とする請求項１の多数のファジイ論理
推論規則の並列処理法。 - 【請求項７】 多数のファジイ論理推論規則(R)の並列
処理を実施する回路構成において、並列に接続されるか
ツリー構造に接続されたＮ個の同一推論処理回路(2)を
備えたことを特徴とする回路構成。 - 【請求項８】 前記Ｎ個の推論処理回路(2)の各々は、
第１の入力端子(I1)及び第２の入力端子(I2)並びに出力
端子(O)を有することを特徴とする請求項７の回路構
成。 - 【請求項９】 前記第１の入力端子(I1)は、前記重み
(α)の値又は処理されるべき前記部分的真理レベル(W)
から成る１組のデータ(ALFA)を受けることを特徴とする
請求項８の回路構成。 - 【請求項１０】 前記第２の入力端子は、実施されるべ
き前記論理的演算から成る１組の論理的演算詞(OPC)を
受けることを特徴とする請求項８の回路構成。 - 【請求項１１】 前記Ｎ個の推論処理回路(2)の各々
は、Ｎ個の項(T)から成るファジイ論理推論規則(R)の前
提を計算することを特徴とする請求項７の回路構成。 - 【請求項１２】 前記推論処理回路(2)の出力端子(O)
は、Ｎ個の異なる規則(R)の真理の全度合(Ω)を表す値
(OMEGA)を供給することを特徴とする請求項１１の回路
構成。 - 【請求項１３】 前記Ｎ個の推論処理回路(2)の各々
は、Ｎ個よりも多い項(T)から成るファジイ論理推論規
則(R)の前提のＮ個の項(T)を計算することを特徴とする
請求項７の回路構成。 - 【請求項１４】 前記推論処理回路(2)の出力端子(O)
は、規則(R)の部分的真理レベル(W)を表す値(OMEGA)を
供給することを特徴とする請求項１３の回路構成。 - 【請求項１５】 デコーダ(3)と、このデコーダ(3)に接
続されたソータ(4)と、このソータ(4)に接続されたセレ
クタ(5)とを備え、前記デコーダ(3)は前記セレクタ(5)
及び推論ユニット(1)に接続され、この推論ユニット(1)
は複数個の推論処理回路(2)を含み、前記デコーダ(3)は
その入力端子にデータ(COMP)を受け、前記ソータ(4)は
データ(DA、RE)を受け、そして前記推論ユニット(1)は、
前記前提部分中にＮ個の項(T)を有するＮ個の規則(R)の
真理の全度合(Ω)或は前記前提部分中にＮ個よりも多い
項(T)を有する規則(R)の部分的真理レベル(W)に相当す
る値(OMEGA)を出力端子に供給することを特徴とする請
求項７の回路構成。 - 【請求項１６】 ４つの入力値(N)を処理することを特
徴とする請求項７ないし１５のいずれかの回路構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830241.9 | 1994-05-23 | ||
| EP94830241A EP0684550B1 (en) | 1994-05-23 | 1994-05-23 | Method for parallel processing of fuzzy logic inference rules and corresponding circuit architecture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07319703A true JPH07319703A (ja) | 1995-12-08 |
Family
ID=8218449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7116000A Pending JPH07319703A (ja) | 1994-05-23 | 1995-05-15 | 多数のファジイ論理推論規則の並列処理法及びその回路構成 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5796917A (ja) |
| EP (1) | EP0684550B1 (ja) |
| JP (1) | JPH07319703A (ja) |
| DE (1) | DE69432349D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154765A (en) * | 1998-03-18 | 2000-11-28 | Pasocs Llc | Distributed digital rule processor for single system image on a clustered network and method |
| US6374197B1 (en) * | 1999-05-10 | 2002-04-16 | The United States Of America As Represented By The Secretary Of The Navy | Fuzzy logic based model assessment system and method for contact tracking |
| IT1310756B1 (it) * | 1999-11-30 | 2002-02-22 | St Microelectronics Srl | Circuito del calcolo delle operazioni logiche di unione edintersezione fuzzy. |
| US7356499B1 (en) | 2000-02-09 | 2008-04-08 | Dean Amburn | Method and apparatus for automated trading of equity securities using a real time data analysis |
| US6996552B2 (en) * | 2000-06-02 | 2006-02-07 | Johnson Joseph E | Apparatus and method for handling logical and numerical uncertainty utilizing novel underlying precepts |
| IT1318951B1 (it) * | 2000-10-02 | 2003-09-19 | St Microelectronics Srl | Metodo ottimizzato per il calcolo del grado di appartenenza di unavariabile fuzzy e circuito di calcolo implementante lo stesso. |
| US6966053B2 (en) * | 2001-08-10 | 2005-11-15 | The Boeing Company | Architecture for automated analysis and design with read only structure |
| CN101009928B (zh) * | 2006-01-27 | 2012-09-26 | 朗迅科技公司 | 一种用于无线电资源管理的模糊逻辑调度器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786893B2 (ja) * | 1986-11-13 | 1995-09-20 | オムロン株式会社 | ファジィ情報処理装置 |
| JPH02155045A (ja) * | 1988-12-07 | 1990-06-14 | Aputo Instr Kk | 真理値コンバータ |
| JPH03144701A (ja) * | 1989-10-31 | 1991-06-20 | Aputo Instr Kk | ファジィ・コントローラおよびその動作方法 |
| EP0538470A4 (en) * | 1990-05-29 | 1993-09-01 | Omron Corporation | Method of rearranging and encoding fuzzy inference rules, and method of processing fuzzy inference conforming to the rules |
| US5305424A (en) * | 1990-07-26 | 1994-04-19 | Apt Instruments (N.A.) Inc. | Data forming method for a multi-stage fuzzy processing system |
| JPH04343138A (ja) * | 1991-05-20 | 1992-11-30 | Omron Corp | 推論部開発システムおよびその動作方法 |
| EP0626081A1 (de) * | 1992-02-12 | 1994-11-30 | Siemens Aktiengesellschaft | Fuzzy-regler |
| JP3362364B2 (ja) * | 1992-07-17 | 2003-01-07 | オムロン株式会社 | ファジイ推論システムおよび方法ならびに前件部処理装置 |
| US5561738A (en) * | 1994-03-25 | 1996-10-01 | Motorola, Inc. | Data processor for executing a fuzzy logic operation and method therefor |
| EP0675430A1 (en) * | 1994-03-31 | 1995-10-04 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Circuit for computing membership functions values in a fuzzy logic controller |
| DE69426229T2 (de) * | 1994-05-23 | 2001-05-23 | Cons Ric Microelettronica | Verfahren zur parallellen Bearbeitung von Fuzzy-Logik-Inferenzregeln und übereinstimmende Schaltkreisarchitektur mit Fuzzy-Eingabe und -Ausgabe |
-
1994
- 1994-05-23 EP EP94830241A patent/EP0684550B1/en not_active Expired - Lifetime
- 1994-05-23 DE DE69432349T patent/DE69432349D1/de not_active Expired - Lifetime
-
1995
- 1995-05-02 US US08/434,161 patent/US5796917A/en not_active Expired - Lifetime
- 1995-05-15 JP JP7116000A patent/JPH07319703A/ja active Pending
-
1997
- 1997-09-26 US US08/938,117 patent/US6424957B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5796917A (en) | 1998-08-18 |
| US6424957B1 (en) | 2002-07-23 |
| EP0684550B1 (en) | 2003-03-26 |
| DE69432349D1 (de) | 2003-04-30 |
| EP0684550A1 (en) | 1995-11-29 |
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