JPH02155045A - 真理値コンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 技術分野 この発明は、ファジィ情報、２値情報、多値情報等を処
理する真理値フローによる処理装置において用いられる
真理値コンバータに関する。

この明細書を通して、真理値とは、２値および多値論理
における真理値、ならびにファジィ理論におけるメンバ
ーシップ関数のグレードを含む概念である。

従来技術とその問題点 ファジィ・コンピュータ、ファジィやコントローラ、フ
ァジィ推論装置、ファジィ演算装置。

ファジィ処理装置等々２種々の名称を用いて呼ばれるモ
ーダス・ボネンスの推論形式にしたがってファジィ推論
を行なう装置が開発され２脚光をあびている。このファ
ジィ推論装置には大別してアナログφタイプとディジタ
ル・タイプがある。アナログ・タイプは推論速度が速い
がディジタル・コンピュータとのインターフェイスの点
でやや難点がある。これに対してディジタル・タイプの
ものは推論速度の点ではアナログ・タイプのものよりも
やや劣るが、ディジタル・コンピュータとの接続が容易
である。

一方、アナログ、ディジタルのいずれのタイプの装置も
、メンバーシップ関数をともなったＩｆ。

ｔｈｅｎルールと呼ばれる複数のく場合によっては多数
の）ルールが設定され、このルールにしたがって所定の
推論処理を行なう。各ルールの推論結果もメンバーシッ
プ関数の形で与えられるので、最終的にはルールごとの
推論結果を合成し、場合によってはさらに非ファジィ化
（デファジフアイ）する必要がある。一般にメンバーシ
ップ関数は信号の分布として表現されるからその伝達の
ためには多数本のラインが必要となり１回路構成が複雑
化する。

発明の概要 発明の目的 この発明は、ルールごとの推論結果の合成と非ファジィ
化とを簡単な回路構成で実現できる真理値コンバータを
提供することを目的とする。

発明の構成２作用および効果 この発明による真理値コンバータは、インプリケーショ
ンの後件部の関数をシングルトンで表わす重み係数を後
件部ごとに記憶する記憶手段、後件部に作用させるべき
複数の入力真理値とそれらに対応する上記記憶手段の重
み係数とのそれぞれの積をとり、さらにそれらの和をと
る第１のａ算手段、複数の入力真理値の和をとる第２の
演算手段、ならびに第１の演算手段の出力を第２の演算
手段の出力で割る第３の演算手段を備えていることを特
徴とする。

この発明によると、各ルールの推論結果が真理値で与え
られ、この真理値が作用されるべき後件部の関数がシン
グルトンで表現されているので。

合成演算とデファジフィケーションが簡単となり７回路
構成も簡素化される。

後件部の関数は重み係数で表わされるシングルトンであ
るから、その設定、変更も容易である。

重み係数を変えることにより、処理装置全体の感度およ
び精度を改善することが可能となる。さらに重み係数に
よって、線形モード、非線形モード等を設定可能である
。

記憶手段の重み係数は自在に書替え可能であることが好
ましく、この場合に各後件部について複数の重み係数を
記憶手段に記憶させておき、そのうちの指定された１つ
を上記第１の演算手段に与えるようにすることにより２
重み係数を瞬時に変更することができるようになる。記
憶手段はディジタル・コンピュータ等のディジタル機器
によりアクセス可能であるから、その設定、変更も容易
である。

上記第１の演算手段を、上記記憶手段から読出される重
み係数を表わすディジタル・データを。

このディジタル・データと入力真理値との両方に比例し
たアナログ信号に変換するＤ／Ａ変換回路により構成す
ると２回路構成を一層簡素化できる。

実施例の説明 以下この発明をファジィ推論を実行する処理システムに
適用した実施例について詳述する。

（１）システム全体の構成 モーダスφボネンスにしたがうファジィ推論は一般に次
のようにＩ　ｆ’、　ｔｈｅｎルールの形式で表現され
る。

（インプリケーション） Ｉｆ’Ｘ−Ａ　　ａｎｄＹ−Ｂ　　ａｎｄＺ−Ｃ，。

ｔｈｅｎ　Ｕ−Ｄ　ｔ １［’Ｘ−Ａ　　ａｎｄＹｍＢ　　ａｎｄＺ−Ｃ２゜ｔ
ｈｅｎＵ−ｐ２ Ｉｆ　　Ｘ−Ａ　　　ａｎｄ　　Ｙ−Ｂ　　　Ｂｎｄ　
　Ｚ−Ｃ。

ｒ　　　　　　　　　　　　　ｒ　　　　　　　　　　
　　　ｒｔｈｅｎＵ−Ｄ。

（ブレミス） Ｘ＝Ａ’　　　ａｎｄ　　Ｙ−Ｂ’　　　ａｎｄ　　Ｚ
−Ｃ’　　・・−（１）（結論） Ｕ−Ｄ’　　・・・（２） ここでＡ　　、　　Ｂ　　、　Ｃ、ＤＩ　　（Ｌ−１〜
ｒ）。

Ａ’　、Ｂ’　、Ｃ’　、Ｄ’　はファジィ集合である
。

これらのファジィ集合は以下の説明ではメンバーシップ
関数で表現される。

上記においてはインプリケーションの前件部に３つのフ
ァジィ命題が含まれているがその数は任意である。また
インプリケーションの数も任意である。

ファジィ推論の多くの応用においては、複数の異なるイ
ンプリケーションの前件部に対して後件部が同一となる
ことがある。後件部が同じとなる前件部をもつ複数のイ
ンプリケーションを１つにまとめ、かつそれらの前件部
をｏｒで連結すると１次のような新しいインプリケーシ
ョンが得られる。

Ｉｒ（Ｘ−Ａ　　　Ｙ−Ｂ　　、　　Ｚ＝Ｃｔｌ）　　
ｏｒｔｉ’　　　　　ｔｉ （Ｘ　＝　Ａ　　　Ｙ　−Ｂ　　　Ｚ　＝　Ｃ１２）　
　ｏｒ１２′　　　　１２′ （ＸｍＡ　　、　Ｙ−Ｂ　　、　　Ｚ−Ｃ１３）　　Ｏ
ｒ（Ｘ−Ａ　　、　　Ｙ−Ｂ　　、　　Ｚ−Ｃ１４）ｔ
ｈｅｎ　　Ｕ＝Ｄ　　　・（３） ここで前件部のファジィ命題を結合するａｎｄの表記は
省略されている。また上記では４個の前件部がｏｒで連
結されているが、連結される前件部の数は任意であるの
はいうまでもない。

上記のようなインプリケーションがｎ個（ｉ−１〜ｎ、
以下に示す回路構成ではｎは７）設定される。

ブレミスおよび結論は第（１）式、第（２）式の表現が
そのまま採用される。

第（３）式で代表される複数の新しいインプリケーショ
ン、第（１）式のブレミスおよび第（２）式の結論を用
いて表現される新しい形式のモーダスφボネンスの推論
は真理値の伝達の観点から実行される。これを真理値フ
ロー推論（Ｔｒｕｔｈ−Ｖａｌｕｅｄ−Ｐｌｏｗ　Ｉｎ
ｆｅｒｅｎｃｅ　、以下ＴＶＦ　１と略す）という。

ファジィ理論における真理値Ｔは、Ａ、Ａ’をメンバー
シップ関数として２次式で定義される。

Ｔ−ＮＥＡＲ（Ａ’　　Ａ） −Ｖ　（Ａ’　ＡＡ）　　　　　　　　　　・・・（４
）第（４）式の演算の意味が第１図に示されている。メ
ンバーシップ関数ＡとＡ′のＭＩＮ演算を行ない、その
ＭＩＮ演算結果の最大値（すなわちＭＡＸ演算結果）が
真理値Ｔである。

ファジィ処理システムがファジィ・コントローラとして
使用される場合には、その人力は一般に確定値Ｘとして
与えられる。この場合には、真理値Ｔは、第２図に示す
ように、変数Ｘが与えられたときのメンバーシップ関数
Ａの関数値Ａ　（ｘ）となる。

Ｍ　Ｉ　Ｎ／ＭＡＸ演算規則にしたがうと、第（１）式
のブレミスが与えられたとき、第（３）式の新しいイン
プリケーションにおけるファジィ命題に対する真理値は
次式で与えられる。

Ｔ　・−Ｖ　（Ａ’　　ＡＡ　＋　ｊ）ＩＪ Ｔ　　、　−Ｖ　（Ｂ’　ＡＢ、ｊ） ＩＪ Ｔ　　、　−Ｖ　（Ｃ’　ＡＣｌｊ） １Ｊ ｉ−ｔ〜ｎ ｊ−１〜４　　　　　　　　　　　　・・・（５）第（
３）式の新しいインプリケーションごとの真理値の流れ
をチャネルという。各チャネルにおける最終的な真理値
は次式で与えられる。

Ｔ　　　−Ｖ　　（Ｔ　　　、ＡＴ　　　、ＡＴ　　　
、）Ｉ　　　　　Ａｌ１　　　ＢｉＪＣＩＪｊ″ｌ　　
　　　　　　　　　　　　　　・・・（６）上述のよう
にブレミスが確定値Ｘ＋　　Ｙ＋　　ｚで与えられたと
きには第（５）式の真理値は次のようになる。

Ｔ　　　＝Ａ　　　（ｘ） ｘｉｊ　　　　ｉｊ Ｔ　　　”Ａ　　（ｙ） ｙｌｊ　　　　ｉｊ Ｔ　　　＝Ａ　　　（ｚ）　　　　　　　　　　　　＝
１７）ｚｉｊ　　　　ｉｊ また第（６）式で与えられる各チャネルの最終的な真理
値Ｔ１は次のようになる。

各チャネルごとの真理値Ｔ、（第（６）式または第（８
）式）を対応するチャネルの後件部のメンバーシップ関
数Ｄ１に適用↓て結論Ｄ′を得ることができる。

Ｍ　Ｉ　Ｎ／ＭＡＸ演算および算術積演算を用いた場合
には結論Ｄ′はそれぞれ次式により与えられる。

重心法を用いて結論Ｄ′を非ファジィ化（デフアレイフ
ァイ）することができ、その場合には次式が用いられる
。

ｄ＝Ｊ’ｕ−Ｄ’　　（ｕ）ｄｕ／ｊＤ’　　（ｕ）ｄ
ｕ・・・（１１） 各チャネルの後件部のメンバーシップ関数り。

をシングルトンｋｔで表現すると非ファジィ化された結
論ｄはきわめて簡単に表わされる。すなわち。

となる。

ｋ　は重み係数ということができる。そこで第（１２）
式にしたがって非ファジィ化された結論ｄを得る方法を
、真理値と可変重みを用いた重心法（ｃｅｎｔｅｒ　ｏ
ｆ　ｇｒａｖｉｔｙ　ｗｉｔｈ　Ｔｒｕｔｈ−ｖａｌｕ
ｅ　Ｖａｒｉａｂｌｅｖｅｉｇｈｔｓ　　；　ＣＴ　Ｖ
　Ｗ）という。

この実施例では第３図に示すように三角形状の７種類の
メンバーシップ関数が用いられる。

これらのメンバーシップ関数はそれぞれ言語情報ＮＬ、
ＮＭ、ＮＳ、ＺＲ，ＰＳ、ＰＭ、ＰＬを表わす。ここで
Ｎは負（Ｎｅｇａｔｉｖｅ）　、　　Ｐは正（Ｐｏ５ｌ
ｔ１ｖｅ）　、　　Ｌは大きい（Ｌａｒｇｅ）、　Ｍは
中くらい（Ｍｅｄｌｕｍ）　、　　Ｓは小さい（５ｓａ
ｌｌ）をそれぞれ表わす。たとえばＮＬは負の大きな値
を、ＰＳは正の小さな値をそれぞれ意味する。ＺＲはほ
ぼ零を意味する。

第４図は７種類の言語情報ＮＬ〜ＰＬのシングルトンを
示している。ｋ　　−に７は上述の重み係■ 数である。

以上の基本理論を念頭に置いて次にファジィ処理システ
ムの全体的構成について第５図を参照して説明する。こ
のシステムは上述のＴＶＦＩ法にしたがって構成され、
またＣＴＶＷ法を用いるものである。入力（ブレミス）
は確定値ｘ、ｙ、ｚで与えられる。

ファジィ処理システムは、真理値発生回路アレイ１１（
以下ＴＧアレイ１１という：　Ｔ　Ｇ　−Ｔｒｕｔｈ−
ｖａｌｕｅ　Ｇｅｎｅｒａｔｏｒ）、真理値フロー推論
アレイ１２（以下ＴＶＦ　Ｉアレイ１２という）、Ｔコ
ンバータ１３、これらを相互に接続する真理値バス（ア
ナログ電圧バス）　１５．１Ｂ、上述のＩｒ、ｔｈｅｎ
ルール。

メンバーシップ関数１重み係数等の設定、変更。

表示等を行なうためのプログラミング装置１４．ならび
にプログラミング装置１４とアレイ１１．１２．　Ｔコ
ンバーター３を接続するためのシステム・バス（バイナ
リイ信号のバス）　１７から構成されている。

ＴＧアレイ１１は３種類の人力変数ＸＩ）’ｌ　　ｚに
対応して３個の真理値発生回路（以下単にＴ　Ｇ　１゜
ＴＧ２．ＴＧ３という、またこれらを総称するときには
ＴＧという）を含んでいる。ＴＧＩ内には上述したＮＬ
−ＰＬの７種類のメンバーシップ関数を出力する回路が
含まれており、与えられた入力Ｘに対して真理値Ｔ　　
　、Ｔ　　　、ＴｘＮＬ　　　ｘＮＭ　　　ｘＮＳ’ Ｔ　　　、Ｔ　　　、Ｔ　　　、Ｔ　　　（第５図では
こｘＺＲｘＰＳ　　　ｘＰＭ　　　ｘＰＬれらを総称し
てＴ　で表わされている）を出力する。ここで、たとえ
ばＴ　　はＸが与えられたとＮＬ きのメンバーシップ関数ＮＬの真理値を表わす。

ＴＧ２およびＴＧ３も同じ構成であり２人力ｙ。

２に対して真理値Ｔ、Ｔ（それぞれ７Ｆｉ類）ｚ を出力する。

ＴＶＦ　Ｉアレイ１２はチャネル数ｎ（この実施例では
７個）と同数の真理値フロー推論部（以下単１、：ＴＶ
ＦＩｌ、ＴＶＦＩ２．−、ＴＶＦＩ７という、これらを
総称するときにはＴＶＦ　Ｉという）を含んでいる。チ
ャネル１は後件部のメンバーシップ関数がＮＬであるイ
ンプリケーションをまとめたものであり、ＴＶＦＩＩの
出力真理値ＴＩはＴコンバータ１３においてメンバーシ
ップ関数（シングルトン）ＮＬに作用する。同じように
チャネル２，３．４．５，６．７は後件部のメンバーシ
ップ関数がそれぞれＮＭ、ＮＳ、ＺＲ。

ＰＳ、ＰＭ、ＰＬであるインプリケージシンをまとめた
もノテあり、ＴＶＦＩ２，３，４，５゜８．７の出力真
理値Ｔ　　、Ｔ　　、Ｔ　　、Ｔ　　。

Ｔ　　、Ｔ　　はメンバーシップ関数ＮＭ、ＮＳ。

ＺＲ，ＰＳ、ＰＭ、ＰＬｌ：それぞれ作用する。

ＴＧＩ、ＴＧ２およびＴＧ３から出力される２１個の真
理値Ｔ、Ｔｙ、Ｔ　　は真理値バス１５を経ｘ　　　　
　　　　　　　　　　ｚ て各ＴＶＦ　Ｉに与えられる。ＴＶＦ　Ｉは、入力する
真理値Ｔ　　、Ｔ　　、Ｔ　　の中からそのチャネｘ　
　　　　ｙ　　　　　ｚ ルに設定されたルールにしたがう真理値ＴｘｉＪ’Ｔ、
Ｔ（この実施例ではｊ−１〜４） ｙｌｊ　　　ｚｌｊ （第（７）式参照）を選択する選択回路１８と、これら
の選択された真理値を用いて第（８）式により各チャネ
ルごとの真理値Ｔ１を算出する演算回路１９とから構成
されている。

各ＴＶＦ　Ｉで算出された真理値Ｔ　Ｉ　　（ｉ−１〜
ｎ）は真理値バス１Ｇを通ってＴコンバータ１３に入力
する。ＴコンバータＩ３は第（Ｉ２）式にしたがって最
終的な結論ｄを算出して出力する。

各真理バス１５はそれぞれ７本（メンバーシップ関数Ｎ
Ｌ−ＰＬの種類数に等しい）のラインから構成されてい
る。各ＴＧには１つのバス１５が、各’ｌ’ＶＦ　Ｉに
は３つのバスがそれぞれ接続されている。真理値バス１
Ｂもまた７本（チャネル数ｎに等しい、これはまたメン
バーシップ関数ＮＬ−ＰＬの種類数に等しい）のライン
から構成され、Ｔコンバータ１３に接続されている。各
ＴＶＦ　Ｉからは１本ずつのラインがバス１６の対応ラ
インに接続されれば充分である。

システム会バス１７は、よく知られているように、アド
レス会バス、データ・バスおよびコントロール・バスか
ら構成され、プログラミング装置１４からの各種データ
およびコマンドが各ＴＧ。

各ＴＶＦＩ、ＴコンバータＩ３に送られる。

各ＴＧから発生した真理値がバス１５を通ってＴＶＦ　
Ｉに伝達され、これらの真理値にＴＶＦ　Ｉ内で処理が
加えられ、さらにバス１Ｂを通ってＴコンバータ１３に
入力するというように、真理値の流れを通してファジィ
推論が遂行されていく様子が第５図からよく理解できる
であろう。真理値フロー推論といわれる所以である。

（２）真理値発生回路（ＴＧ） まずアナログ・タイプのＴＧについて説明する。

上述したようにＴＧは７種類のメンバーシップ関数ＮＬ
−ＰＬについて、入力変数に対する真理値を発生する。

第６図に示すようにＴＧは７個のメンバーシップ関数回
路ｔｇ（ＮＬｔｇ〜ＰＬｔｇ）を備え、それぞれから真
理値Ｔ８（Ｔ　　　−Ｔ　　　）（入力がＸの場合）が
出力さｘＮＬ　　　ｘＰＬ れる。これらのメンバーシップ関数回路は全く同じ構成
であるので、メンバーシップ関数ＺＨに関する回路につ
いて第７図および第８図を参照して説明する。

メンバーシップ関数回路は４Ｎ類の線形関数の組合せに
基づいて真理値を発生する。４つの線形関数は一般に次
のように表わされる。

ｆ、−−αｌ　Ｘ＋β１ ｆ　２−（ＩＥ　２　Ｘ＋β２ ｆ３■１ Ｉ４−０　　　　　　　　　　　　　　　　・・・（１
３）ここでα　、α　、β　、β　は定数である。

関数ｆ３はグレード１（たとえば電圧５Ｖに対応）、Ｉ
４はグレード０を生成するものである。

三角形状のメンバーシップ関数は上記の４ＦＩｎの線形
関数に対して下記の演算を施すことにより生成される。

（ｆｌＡ　ｆ２Ａ　Ｉ３）Ｖ　Ｉ４　　　　　−（１４
）したがって、関数ｆ１の発生回路２３の電圧出力と、
関数１２の発生回路２４の電圧出力と、グレード１（関
数ｆ３）を表わす電圧（５ｖ）とをＭＩＮ回路２１に与
え、ＭＩＮ回路２１の出力電圧とグレード０（関数ｆ４
）を表わす電圧（Ｏｖ）をＭＡＸ回路２２に与えること
により、ＭＡＸ回路２２から真理値を表わす電圧が出力
される。

関数ｆ１を発生する回路２３の一例が第９図に示されて
いる。この回路は演算増幅器ＡＩを用いている。入力電
圧Ｖ、（変数Ｘに相当）が人力抵抗Ｒを介して演算増幅
器Ａ１の反転入力端子に与えられる。またこの反転入力
端子には、可変抵抗Ｒ５を含む可変電圧発生回路２５の
出力電圧Ｖ、が抵抗Ｒを介して与えられる。帰還抵抗Ｒ
１は可麦抵抗である。この回路の出力電圧Ｖ。（ｆｌに
相当）は次式で与えられる。

Ｖ　　−（−Ｒ／Ｒ）　　（Ｖｌ＋ＶＳ）−＜１５）Ｏ
ｌ　　３ したがりて、第１０図に示すように、関数ｆｉの勾配は
（−Ｒ／Ｒ）で与えられ、抵抗Ｒ１の値を変えることに
より可変である。またその位置（切片）は電圧Ｖ　によ
り調整可能である。

関数ｆ２を発生する回路２４の一例が第１１図に示され
ている。この回路２４は上記回路２３の前段にインバー
タが接続されてなり、このインバータは演算増幅器Ａ　
、同じ値の人力抵抗および帰還抵抗Ｒ６等を含んでいる
。この回路２４においても関数ｆ２の勾配１位置を変え
ることが可能である。

以上のようにして、抵抗Ｒ，Ｒ５の値を変え■ ることにより任意の勾配をもちかつ任意の位置の三角形
状のメンバーシップ関数を設定することができる。これ
らの関数設定のための抵抗Ｒ１゜Ｒ５のつまみはプログ
ラミング装置１４のパネルに設けられるであろう。

メンバーシップ関数の設定、変更をプログラミング装置
１４に内蔵されたＣＰＵの制御の下に行なうようにする
ことも可能であり、そのような制御に適した回路の一例
が第１２図に示されている。これは関数ｆ１を発生する
回路の例であり、第９図と比較すると、電圧■８の発生
回路２５がＤ／Ａ変換回路２６で実現されており、また
、帰還抵抗Ｒ１に代えて、互いに並列に接続された抵抗
値の異なる多くの（たとえば８個の）帰還抵抗Ｒ１１〜
Ｒ１８とこれらの抵抗のいずれかを選択するアナログ・
マルチプレクサ２７が設けられている。データ・バスを
通して所望の電圧Ｖ　を表わすデータ（たとえば８ビツ
ト）をＤ／Ａ変換回路２６に与えることにより、それに
対応したアナログ電圧がＤ／Ａ変換回路２６から発生す
る。また、帰還抵抗Ｒ〜Ｒｌｇのうちの所定の１個を選
択するデータ（たとえば４ビツト）をアナログ・マルチ
プレクサ２７に与えることにより、上記データによって
指定された帰還抵抗が選択され、その帰還抵抗のみが演
算増幅器Ａ１の人出カ端子間に接続され、勾配が決定さ
れる。

関数ｆ２を発生する回路（第１Ｉ図）で用いられる回路
２３も第１２図に示すものと同じように構成される。こ
れにより、ＣＰＵの制御の下に任意の勾配２位置のメン
バーシップ関数が設定される。

ＭＩＮ回路およびＭＡＸ回路の構成はよく知られている
ので、簡単に触れておくことにとどめる。第１３図は３
人力のＭＩＮ回路の例を示しており、ベースに入力Ｘ１
　、Ｘ　２　＋　　Ｘ　ａがそれぞれ与えられ、エミッ
タ結合されたトランジスタＱＩＩＱ１□、Ｑ１３（比較
回路）と、これらのトランジスタの電流源として働くト
ランジスタＱ１ｏと、ベース／エミッタ間電圧補償用の
トランジスタ。２と、その電流源としてのトランジスタ
Ｑ３とから構成されている。第１４図は３人力のＭＡＸ
回路の例を示しており、ベースに入力ｙ１．ｙ２．ｙ３
がそれぞれ与えられ、コレクタ結合されたトランジスタ
Ｑ２１”２゜、Ｑ２３（比較回路）と、これらのトラン
ジスタの電流源として働（トランジスタＱ２ｏと、ベー
ス／エミッタ間電圧補償用のトランジスタＱ４と、その
電流源としてのトランジスタＱ５とから構成されている
。

次にディジタル・タイプのＴＧのいくつかの例について
説明する。

ディジタル・タイプのＴＧは基本的にはメンバーシップ
関数に関するデータをメモリにあらかじめストアしてお
き、入力Ｘ（またはｙもしくは２、以下入力をＸで代表
する）に応じて対応するデータを読出し、その読出した
データに対応するアナログｆｆ１（アナログ電圧）を真
理値Ｔ　として出力する。したがって、メモリにストア
されるメンバーシップ関数はディスクリート（離散的）
な値によって表現される。この実施例では、第１５図に
示すように、変数Ｘは６ビツトのアドレス・データ（後
述するａ　ｏ　−ａ　ｓ　）によって表わされ、６４個
の異なる値をとりうる。メンバーシップ関数のグレード
はＯ〜５Ｖの間で８レベルに分けられ、３ビツトのデー
タ（後述するｄ。−ｄ２またはｄ４〜ｄ、）によって表
現または指定される。

第１６図に示すように６４のディスクリートな変数上に
７種類のメンバーシップ関数ＮＬ−ＰＬが設定される。

メンバーシップ関数の種類は３ビツトのアドレス・デー
タで指定可能であるが、この実施例ではメモリ・チップ
とそのチップ内のエリアの指定によって指定される。

メンバーシップ関数の各種類において、形２位置等の異
なる８つのタイプのメンバーシップ関数の設定が可能で
ある。これらのタイプは３ビツトのアドレス・データ（
後述するａ６〜ａ８またはａ　　−ａ　ｒ　１）によっ
て指定される。

第１７図はメンバーシップ関数ＮＭに関して設定された
８つのタイプのメンバーシップ関数ＮＭ−１，ＮＭ−２
，・・・、ＮＭ−８の例を示している。

第１９図はＴＧの構成例を示している。メンバーシップ
関数をストアするメモリとしてＥＰＲＯＭ３１〜３４が
用いられており、各ＥＦＲＯＭには２種類１６タイプの
メンバーシップ関数を表わすデータがあらかじめ書込ま
れている（ＥＰＲＯＭ３４のみ１種類８タイプ）。ＥＰ
ＲＯＭ３１にはメンバーシップ関数ＮＬとＮＭに関する
１８タイプのメンバーシップ関数ＮＬ−１〜ＮＬ−８，
ＮＭ−１〜ＮＭ−８を表わすデータがストアされており
、このＥＰＲＯＭ３１のメモリ・マツプが第１８図に示
されている。最上位の３ビツトのアドレス・データａ１
１〜ａ９はメンバーシップ関数ＮＭの８タイプＮＭ−１
〜ＮＭ−８を指定するのに用いられ、アドレス・データ
ａ　　−ａ６はメンバーシップ関数ＮＬの８タイプＮＬ
−１〜ＮＬ−８を指定するのに用いられ、下位のアドレ
ス・データａ５〜ａ。

は変数を指定する。メンバーシップ関数のグレードはデ
ータｄ　ｏ　−ｄ　２　　（メンバーシップ関数ＮＬに
ついて）またはｄ　　−ｄ６　（メンバーシップ関数Ｎ
Ｍについて）で表わされる。データｄ３゜ｄ７は後述す
るＤ／Ａコンバータ４１〜４７の出力イネーブル信号と
して用いられる・。

同じようにＥＰＲＯＭ３２にはメンバーシップ関数ＮＳ
とＺＨの各８タイプずつのデータが。

ＥＰＲＯＭ３３にはメンバーシップ関数ＰｓとＰＭの各
８タイプずつのデータが、ＥＰＲＯＭ３４にはメンバー
シップ関数ＰＬの８タイプのデータがそれぞれあらかじ
めストアされている。

したがって、メンバーシップ関数の種類とタイプの指定
は、ＥＰＲＯＭ３１〜３４のうちのいずれがの特定と、
そのＥＰＲＯＭ内のエリアの特定によって行なうことが
できる。プログラミング装置１４は２種類のメンバーシ
ップ関数ずつ指定を行なう。ＥＦＲＯＭを選択するため
に２ビツトのチップ・セレクト・データａｏａｌがデコ
ーダ３ｏに与えられる。これと同時に指定する２種類の
メンバーシップの各種類ごとに所定のタイプをデータｄ
。−ｄ２とｄ３〜ｄ５により指定する。ラッチ回路３５
〜３８のうちチップ・セレクト壷データａ　ｏ　ａ　Ｉ
によって選択されたＥＦＲＯＭに対応するラッチ回路が
、デコーダ３０の出力により、入力するデータｄ　　−
ｄ５をラッチする。ラッチされたデータはアドレス・デ
ータａｅ〜ａ８．９ａ１１として指定されたＥＰＲＯＭ
に与えられ、これにより、そのＥＦＲＯＭにストアされ
た２種類のメンバーシップ関数のタイプが指定される。

以上の動作がすべてのＥＦＲＯＭを順次指定して４回繰
返して行なわれることにより、７種類のメンバーシップ
関数が１タイプずつ指定される。

一方、アナログ人力ＸはＡ／Ｄ変換回路３９でＢ４レベ
ル（６ビツト）のディジタル・アドレス−データａＯ〜
ａ５に変換されてすべてのＥＰＲＯＭ３１〜３４に与え
られるので、既に指定された７種類のメンバーシップ関
数において、アドレス・データａ　ｏ　−ａ　ｓによっ
てアドレス指定されるデータ（ｄ　　−ｄ　　およびｄ
　　−ｄ６）がそれぞれ読出されて対応するＤ／Ａ変換
回路４１〜４７に与えられる。また同時にデータｄ　　
、ｄ７が出カイネーブル信号としてＤ／Ａ変換回路４１
〜４７に与えられる。このようにして、ＥＦＲＯＭから
読出されたデータに対応する値のアナログ電圧信号が真
理値Ｔ　　　−Ｔ　　　として出力されることにＸＮＬ
　　　ＸＰＬ なる。

第２０図はＴＧの他の例を示している。第１９図に示す
ものと同一物には同一符号が付されている。

ここではＤ／Ａ変換回路４１〜４７に代えてアナログ争
マルチプレクサ５１〜５７が設けられている。また、θ
〜５ｖの間で８レベルに分割されたメンバーシップ関数
のグレードを表わす電圧を発生する回路５０が設けられ
ており、そのすべての出力電圧がそれぞれ各アナログ争
マルチプレクサ５１〜５７に入力している。ＥＰＲＯＭ
３１〜３４にはメンバーシップ関数値を表わすデータに
代えて、メンバーシップ関数を表わすために、グレード
電圧発生回路５０から出力される電圧を指定するコード
があらかじめストアされている。

したがって１人力Ｘによって指定されるアドレスから読
出されたコードに応じて、アナログ・マルチプレクサ５
１〜５７において、入力するグレード電圧のいずれかが
それぞれ選択されるので、その選択された電圧が真理値
Ｔ　　　−Ｔ　　　として出ｘＮＬ　　　ｘＰＬ 力されることになる。

アナログ・マルチプレクサ５１〜５７としては通常のア
ナログ・スイッチを含むマルチプレクサを使用すること
ができるが、第２１図に示すようにＭＩＮ回路とＭＡＸ
回路との組合せによって構成することもできる。第２１
図はメンバーシップ関数ＮＬの真理値Ｔ　　を出力する
アナログ・スＮＬ イッチ５１に置換されるものを示している。８個のＭＩ
Ｎ回路６１〜６８と、１個のＭＡＸ回路Ｂ９が設けられ
ている。またＥＰＲＯＭ３１からの読出しデータｄｏ−
ｄ２をそれぞれ反転するインバータ・アレイ６０が設け
られている。データｄ　ｏ　”’−ｄ　２のとる０また
は１の値はＯｖまたは５ｖに対応するものとする。ＭＩ
Ｎ回路８１〜６８には、グレードを表わす８レベルの電
圧のいずか１つ、ならびにデータｄｏ−ｄ２およびイン
バータ・アレイ６ｏによるその反転データの中から選ば
れた３つの信号が入力している。ＭＩＮ回路６１〜６８
はデータｄｏ〜ｄ２によって指定されるグレード電圧を
抽出して出力するもので、いずれか１つのＭＩＮ回路か
らそのグレード電圧が発生し、他のＭＩＮ回路からは０
■の電圧が出力される。たとえばデータｄｏｄｔｄ２が
０００の場合にはその反転データ１１１が与えられるＭ
ＩＮ回路６■からグレード電圧５ｖが出力され、他のＭ
ＩＮ回路６２〜６８には０のデータ（すなわちＯｖ電圧
）が必ず入力するから出力はＯｖとなる。これらのＭＩ
Ｎ回路６１〜６８のうちの最大電圧がＭＡＸ回路６９で
選択されて真理値Ｔ　　として出力される。

ｘＮＬ （３）真理値フロー推論部（ＴＶＦＩ）第２２図は１チ
ヤネル分のＴＶＦＩ（第５図のＴＶＦ　１１　）の構成
を示している。上述のようにＴＶＦＩは選択回路１８と
演算回路１９とから構成される。

選択回路１８は１２個のマルチプレクサ７１〜７４゜８
１〜８４．９１〜９４と６個のレジスタ・ファイル７５
゜７Ｂ、　８５．８Ｂ、　９５．９６とを含んでいる。

ＴＧＩから出力される７つの真理値Ｔ　　（Ｔ　　　−
Ｔ　　　）ｘ　　　ｘＮＬ　　　ｘＰＬ が真理値バス１５を通してマルチプレクサ７１〜７４に
与えられる。同じようにＴＧ２から出力される７つの真
理値Ｔ　がバス１５を通してマルチブレクす８１〜８４
に、ＴＧ３から出力される７つの真理値Ｔ　がバス１５
を通してマルチプレクサ９１〜９４にそれぞれ与えられ
る。

上述のように１チヤネルにはインプリケーションの４個
の前件部が含まれる。１つの前件部の真理値はマルチプ
レクサ７１と８１と９１とによりて選択される。すなわ
ち１つの前件部を規定するルールがこれらのマルチプレ
クサ７１．８１．９１が選択する真理値によって定まる
。同じようにマルチプレクサ７２と８２と９２が１つの
前件部を形成し、マルチプレクサ７３と８３と９３がも
う１つの前件部を形成し。

マルチプレクサ７４と８４と９４がさらにもう１つの前
件部を形成する。

マルチプレクサ７】と７２はレジスタ・ファイル７５の
データによって制御される。レジスタ・ファイル７５は
４個の８ビツト・レジスタを内蔵しておリ、そのうちの
１つのレジスタ内のデータによってマルチプレクサ７１
と７２とが制御される。すなわち、８ビツト・データの
うち上位４ビツトによってマルチプレクサ７１が、下位
４ビツトによってマルチプレクサ７２がそれぞれ制御さ
れる。マルチプレクサを制御する４ビツト・データのう
ちの３ビツトはマルチプレクサに入力する７個の真理値
の１つを指定するために用いられ、残り１ビツトは出力
イネーブル信号として用いられる。

レジスタ・ファイル７５は４個の８ビツト・レジスタを
備えているので、４つの異なるルールを設定することが
可能である。レジスタ・ファイル７５は８ビツト・デー
タ・バス、２ビツトφコントロールφバスおよびアドレ
ス・バスに接続されている。データ・バスはレジスタに
設定すべきデータを転送するために用いられ、コントロ
ール信号スの２ビット信号は１つのレジスタ・ファイル
７５内の４個のレジスタのいずれか１つを選択指定する
ために用いられる。アドレス・バスはレジスタ・ファイ
ルを指定するアドレス・データの転送に用いられる。こ
れらのデータ・バス、コントロール・バスおよびアドレ
ス・バスは第５図に示すシステム・バス１７の一部を構
成している。

レジスタ・ファイル７５は４個の８ビツト・レジスタを
内蔵しているから、そのうちの１つのレジスタのデータ
によってマルチプレクサ７１．７２を制御しているとき
に、他のレジスタに他のルールを規定するデータを書込
むことができる。そして。

上記の２ビツトのコントロール信号によってマルチプレ
クサ７１．７２を制御するレジスタを変更することが可
能である。このようにしてＴＶＦＩが動作しているとき
にすみやかにルールの変更が可能となる。

同じようにしてレジスタ・ファイル７Ｂ、　８５゜８Ｂ
、　９５．９６もそれぞれ８ビツト争レジスタを４個備
え、かつシステムナバスの８ビツトやデータ譬バスおよ
び２ビツト・コントロールφノクス等に接続されている
。そして、レジスターファイル７６はマルチプレクサ７
３と７４を、レジスタ・ファイル８５はマルチプレクサ
８１と８２を、レジスタ・ファイル８Ｂはマルチプレク
サ８３と８４を、レジスタ争ファイル９５はマルチプレ
クサ９１と９２を、レジスタ・ファイル９６はマルチプ
レクサ９３と９４をそれぞれ制御するために使用され、
これらのレジスターファイル内のレジスタに設定された
データ（ルール）にしたがって対応するマルチプレクサ
に入力する７個の真理値のうちの１つが選択される。そ
して。

ルールの変更も同じように迅速に行なうことができる。

設定されたインプリケーションの前件部（ルール）にし
たがってマルチプレクサ７１．８１および９１によって
選択された真理値丁　　、ＴＸｌｌ　　　ｙｌｌ　’ Ｔ　　はＭＩＮ回路７７に与えられ、それらのｌ１ ＭＩＮ演算が行なわれる。同じようにマルチプレクサ７
２．８２．９２から出力される真理値”ｘ１２’Ｔ　　
　、Ｔ　　　はＭＩＮ回路７８に、マルチプレｙ１２　
　　ｌ１２ フサ７３．８３．９３から出力される真理値”ｘ１３’
Ｔ　　　、Ｔ　　　はＭＩＮ回路７９に、マルチプレｙ
１３　　２１３ フサ７４．８４．９４の出力真理値Ｔ　　　、Ｔｘ１４
　　　ｙ１４　’ Ｔ　　はＭＥＮ回路８０にそれぞれ人力する。そしてこ
れらのＭＩＮ回路７７、７８．７９．８０の出力真理値
Ｔ、ＴＴ　　およびＴＩ４がＭＡＸ回路１１　　　　１
２°　　　１３ ９０に与えられ、これらのＭＩＮ回路７７〜８０および
ＭＡＸ回路９０によって第（８）式の演算が行なわれ、
Ｍ終的な真理値Ｔ１が得られる。

他のＴＶＦＩ２〜ＴＶＦ　Ｉ　ｎも全く同じ構成である
のはいうまでもない。

（４）Ｔコンバータ Ｔコンバータは第（１２）式の演算を行なうものである
。メンバーシップ関数ＮＬ、ＮＭ、ＮＳ。

ＺＲ，ＰＳ、ＰＭ、ＰＬをそれぞれ代表するシングルト
ン（第４図参照）を表わす係数ｋ　　、ｋ　　。

ｋ　　、ｋ　　、ｋ　　、ｋ　　、ｋ　　はレジスタ・
ファ３４５６フ イル１０１　、１０２　、１０３　、１０４　、１０５
　、１０８　、１０７にそれぞれストアされている。こ
れらのレジスタ・ファイル１０１−１０７もまた複数の
レジスタを含み、システム・バス１７によりプログラミ
ング装置１４に接続されている。１つのレジスタ・ファ
イル係数に１として異なる複数の値を書込むことができ
、このＴコンバータの動作中に係数を変更することが可
能である。

各レジスタ・ファイル１０１〜１０７の係数ｋ　ｌ　。

ｋ　　、ｋ　　、ｋ　　、に、ｋ　　、に７は対応する
３４５Ｇ Ｄ／Ａ変換回路ｉｌｌ　、　１１２　、１１３　、１１
４　、１１５　。

１１８　、１１７にそれぞれ与えられる。これらのＤ／
Ａ変換回路Ｉ１１〜１１７にはＴＶＦＩＩ〜ＴＶＦＩ７
から出力される真理値Ｔ　　−Ｔ７をそれぞれ表わす電
圧がバス１６を通して基準電圧として与えられている。

後に示すように、Ｄ／Ａ変換回路ｌ１ｌ−１１７は、入
力する電圧Ｔ、と係数ｋｉとに比例するアナログ電流Ｉ
　−αＴ　　−ｋ。

ｔｔ　　　　　　　１ （ｉ−１〜７）をそれぞれ出力する。これらの電流は結
節点Ｎｌで相互に加算されて、電流／′Ｗ１圧変換回路
１０ｇに入力する。したがって、この回路１０８からは
第（１２）式の分子ΣＴ　φｋｌに比例する電圧が出力
される。

一方、真理値Ｔ１　（ｉ−１〜７）を表わす電圧が抵抗
に加えられることによりその抵抗に流れる電流１２１（
ｉ−１〜７）が発生し、これらの電流が結節点Ｎ２で相
互に加算されて、電流／電圧変換回路１１８に人力する
。したがって、この回路１１ｇからは第（１２）式の分
母ΣＴ１に比例する電圧が出力される。

回路ｔｏｇ　、　１０９の出力電圧は割算回路１０９に
与えられ、第（１２）式の演算が行なわれ、その結果を
表わす電圧は増幅回路１１０で増幅されたのち確定出力
ｄとして出力される。

Ｄ／Ａ変換回路１１１の一例が第２４図に示されている
。他のＤ／Ａ変換回路１１２〜１１７も入力基準電圧Ｔ
１が異なるのみで構成は全く同じである。

係数に１は８ビツト・データｂ１〜ｂ８で与えられ、切
換スイッチ１３１〜１３８を制御するのに用いられる。

たとえば対応するデータ・ビットが１のとき、切換スイ
ッチは端子ａ側に接続され。

０のとき端子す側に接続される。すべての切換スイッチ
１３１〜１３８の端子ａは相互に接続されかつ電流／電
圧変換回路１０８に接続されている。また端子すは相互
に接続されかつ接地されている。

一方、トランジスタ１２０を含む電流源が設けられ、こ
のトランジスタ１２０は差動増幅回路１３０の出力電圧
によって制御される。差動増幅回路１３０には真理値Ｔ
１を表わす基準電圧と一定電圧Ｖ。

とが与えられている。真理値Ｔ１を表わす電圧の入力抵
抗をＲｌｏとすると、トランジスター２０にはＴ／Ｒ１
ｏに比例した電流１ｏが流れる。

■ 一方、トランジスター２０とベースを共通にする８個の
トランジスタ１２１〜１２８が設けられ、これらのエミ
ッタには各ビットｂ　　−ｂ　ｇの重みを決■ 定する抵抗２Ｒ，Ｒ等が接続されている。たとえばトラ
ンジスター２１は１／２の重みをもち、このトランジス
ター２１にはトランジスター２０に流れる電流Ｉ。のｌ
／２の電流（１／２）ＩＯが流れる。同じように、たと
えばトランジスタ１２Ｂには（１／　２５Ｂ）　Ｉ　ｏ
の電流が流れるように抵抗値が調整されている。これら
のトランジスター２１−１２８は切換スイッチ１３１−
１３８に接続されている。

したがって、電流／電圧変換回路１０８に流れる電流工
１□は。

（Ｔ　　／Ｒ）　　（ｂ８／２５ｅ＋ｂ７／１２ｇ＋・
・・　　　１Ｇ ＋ｂ２／４　＋ｂｌ／２）に比例することになる。

ここでｂ１〜ｂ８は１またはＯの値をとる。

（ｂ　　／２５Ｇ＋・・・＋ｂ、／２）は係数ｋ　に比
例しているから、電流Ｉ　はＴ　　−ｋ　　に比例する
ことになる。

第２４図ではＤ／Ａ変換回路１１１のみが示されている
ために電流／電圧回路１０８にはこの回路ｌ１１の出力
電流工１１のみが流れるように図示されているが、第２
３図に示すように２回路１０８には他のＤ／Ａ変換回路
１１２〜１１７の出力電流！１□〜■１７も与えられる
のはいうまでもない。

（５）プログラミング装置 プログラミング装置１４は主要に次の機能をもつ。

１、ファジィ推論のためのルールを設定することができ
、かつ設定されたルールを表示することができる。

２、メンバーシップ関数の種類とタイプを設定すること
かでき、かつ設定された種類とタイプのメンバーシップ
関数を表示することができる。

３、重み係数に、（ｉｍｌ〜７）を設定すること■ ができ、かつ設定された重み係数を表示することができ
る。

４、各ＴＶＦＩ　　（７）出力真理値Ｔ　ｔ　　（ｉ−
１〜？　）および確定出力（結論）ｄの値を表示するこ
とができる。

プログラミング装置１４の電気的構成の概要が第２５図
に示されている。プログラミング装置１４はＣＰ　Ｕ　
１４０を含み、このＣＰ　Ｕ　１４０はその実行プログ
ラムおよび各種データを記憶するメモリ１４１を備えて
いる。また、キーボード１４２．操作モード表示器１４
３．プログラム表示器１４４および推論出力表示器１４
５がインターフェイス（図示路）を介してＣＰ　Ｕ　１
４０に接続されている。さらに第５図、その他の図面に
示すシステム・バス１７がインターフェイス１４６を介
してＣＰ　Ｕ　１４０に接続されている。

第２６図は、上述したキーボード１４２．操作モード表
示器１４３．プログラム表示器１４４および推論出力表
示器１４５が配列されたパネルの外観構成を示している
。

推論出力表示器１４５は真理値表示器１４７と、メンバ
ーシップ関数および重み係数表示器１４８と。

結論位表示器１４９と、メンバーシップ関数表示モード
表示灯ＭＦと重み係数表示モード表示灯Ｗとから構成さ
れる。これらの表示器１４７〜１４９の詳細については
後述する。

操作モード表示器１４３は４個の表示灯Ｆｌ。

ＰＲ，ＰＷおよびＰＭを含み、これらの表示灯はキーボ
ード１４２のＡキーによつてファジィ推論モード、ルー
ル設定モード、重み係数設定モードおよびメンバーシッ
プ関数設定モードが設定されたときにそれぞれ点灯する
。

キーボード１４２はファンクションキーＡ−Ｆと数値キ
ーとを含んでいる。これらのキーの機能は次の通りであ
る。

Ａキーはファジィ推論モード、ルール設定モード、重み
係数設定モードまたはメンバーシップ関数設定モードを
設定するもので、このキーを押す毎に上記の４種類の操
作モードが一定の順序でサイクリックに変わる。表示灯
Ｆｌ、ＰＲ，ＰＷおよびＰＭのうちＡキーによって設定
されている操作モードの表示灯が点灯する。

Ｂキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより、設定されているルールがプ
ログラム表示器１４４に表示される。

Ｃキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより、設定されている重み係数に
、が表示器１４８に表示される。

Ｄキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより設定されているメンバーシッ
プ関数が表示器１４８に表示される。

Ｅキーは、ファジィ推論モードにおいて上記Ｂキー、Ｃ
キー、Ｄキーを用いた各種の値等の表示が行なわれてい
るときに、このキーを押すことにより次の値等の表示に
切換わる。またファジィ推論モード以外の各種設定モー
ドにおいてこのキーが押されると、設定された値がＣＰ
　Ｕ　１４０またはメモリ１４１に取込まれる。

Ｆキーは、あらかじめＥＦＲＯＭに設定されたメンバー
シップ関数を表示６１４８に表示させる場合に押下され
る。

０〜９の数値キーは、各種設定モードにおいて後述する
ようにルール、メンバーシップ関数の種類と形１重み係
数を人力するために使用される。

プログラム表示器１４４は６桁のセグメント表示器であ
り、数値キーを用いて入力されたルール等を表わす数値
情報を表示するものである。

真理値表示器＋４７は７列の発光ダイオード（ＬＥＤ）
アレイを有し、各列にたとえば７個のＬ　Ｅ　Ｄ　１５
１が配列されている。これらの各列のＬＥＤアレイはＴ
ＶＦＩｌ〜ＴｖＦ■７から出力される真理値Ｔ　−Ｔ７
を表示するために使用■ される。真理値Ｔ　　−Ｔ７は、第３０図に示すよう■ に、それぞれ対応するＬＥＤアレイ内の発光したＬ　Ｅ
　Ｄ　１５１の数（高さ）によって表現される。第３０
図では発光したＬ　Ｅ　Ｄ　１５１が斜線で表わされて
いる。

この真理値表示器＋４７の表示回路の一例が第２７図に
示されている。７列のＬＥＤアレイの表示のための各回
路は全く同じであるので、１列のＬＥＤアレイの表示の
ための回路について説明する。この回路は、７つの異な
る基準電圧を発生する基準電圧発生回路１５３を含み、
この回路１５３から出力される７つの異なる基準電圧は
７つのコンパレータ１５２の一方の入力端子に与えられ
る。他方、真理値ＴＩを表わす電圧はコンパレータ１５
２の他方の入力端子に与えられる。コンパレータ１５２
の出力によって対応するＬ　Ｅ　Ｄ　１５１の発光が駆
動制御される。したがりて、真理値ＴＩを表わす電圧よ
りも低い基準電圧が与えられるコンパレータ１５２に対
応するＬ　Ｅ　Ｄ　１５１のみが発光する。

メンバーシップ関数および重み係数表示器１４８は７行
２１列の合計１４７個のＬ　Ｅ　Ｄ　１５５をもつＬＥ
Ｄアレイから構成されている。この表示器１４ｇの表示
回路の一例が第２８図に示されている。

この図を参照して、１４７個のＬ　Ｅ　Ｄ　１５５はマ
トリクス・アレイを構成し８行は７個のトランジスタ１
８１−１６７によって９列は２１個のトランジスタ２０
１〜２２１によってそれぞれ制御される。したがって、
トランジスタｌ［ｉｌ〜１６７のうちの１個とトランジ
スタ２０１〜２２１のうちの１個をそれぞれオンとする
ことにより、任意の１個のＬ　Ｅ　Ｄ　１５５を発光さ
せることができる。実際には多数個のＬ　Ｅ　Ｄ　１５
５を同時に点灯させるためにトランジスタ１８１−１８
７が走査される。

すなわち、第１の走査期間においてはトランジスタ１６
１がオンとされ、最下行の２１個のＬＥＤ１５５が点灯
可能な状態となる。そして、トランジスタ２０１〜２２
１のうち点灯させるべきＬＥＤに対応するものがオンと
される。第２の走査期間ではトランジスタ１６２がオン
とされ、下から２番目の行の２１個のＬ　Ｅ　Ｄ　１５
５のうちの所定のものがトランジスタ２０１〜２２１に
よって点灯される。以下同じようにして、走査期間ごと
にトランジスタ１６３〜１６７がオンとされ、上記の動
作が繰返される。トランジスタ１６１−１８７の走査は
サイクリックにかつ高速で行なわれるので、第３１図に
示すように（後述するように２重み係数を表示している
）、複数のトランジスタが同時に点灯しているように見
える。

トランジスタ１６１〜１６７および２０１〜２２１を制
御するためのデータは、ＣＰＵＩ４０からデーターバス
を通して所定ビットずつ一定の順序でラッチ回路１５６
　、１５７　、１５１ｔ　、　１５９にそれぞれ与えら
れる。これらのラッチ回路１５６〜１５９のラッチ慟タ
イミングを決定するデータは、ＣＰＵＩ４０がらアドレ
ス・バスを通してデコーダ１８０に与えられ。

デコーダ１６０でデコードされたラッチ・パルスがラッ
チ回路１５８〜１５９に人力する。デコーダ１８０には
また表示指令ＣＤが与えられる。

結論値表示器１４９は、横一列に配列された複数の、た
とえば２０９のＬ　Ｅ　Ｄ　１７１がら構成されている
。この表示器１４９の表示回路の一例が第２９図に示さ
れている。この表示回路は２ｏの異なる基準電圧を発生
する回路１７３を含み、異なる基準電圧が２０個のコン
パレータ１７２の一方の入力端子に与えられる。また、
Ｔコンバータ１３から出力される確定した結論ｄを表わ
す電圧がコンパレータ１７２の他方の入力端子に与えら
れる。各Ｌ　Ｅ　Ｄ　１７１は対応するコンパレータ１
７２によって駆動される。したがって、結論ｄを表わす
電圧よりも低い基準電圧が与えられているコンパレータ
１７２に対応するＬ　Ｅ　Ｄ　１７１のみが点灯し、結
論ｄは第３２図に示すように点灯しているＬ　Ｅ　Ｄ　
１７１の数（左端からの長さ）によって表現されること
になる。

Ｍ後にルールの設定および重み係数の設定の操作例につ
いて述べる。

ルールの設定または変更は次のようにして行なわれる。

ファジィ推論モードが設定されているとすると、Ａキー
を１回押下することによりルール設定モードが設定され
る。このとき、既に設定されたルールがあれば、最初の
ルール（Ｎｏ、ｌのルール）がプログラム表示器１４４
に表示される。ルールＮｏ、はＴＶＦ　Ｉの選択回路１
８に含まれるレジスタ・ファイル７５．７Ｌ　８５．８
１３．９５．９８の各レジスタごとにあらかじめ定めら
れている。表示２１Ｈ１４４における表示情報は、第３
３図に示すように、ルールＮｏ、　、入力Ｘ、入入力７
大 る。７種類のメンバーシップ関数（言語情報）ＮＬ，Ｎ
Ｍ，ＮＳ，ＺＲ，ＰＳ，ＰＭ，ＰＬはそれぞれ数字１，
２，３．４．５９．６．７によって指定される。Ｅキー
を１１回押下するとルールＮｏ。

１２が表示される。第３３図の表示例は，ルールＮ０１
１２で。

Ｉｆ　　Ｘ−ＮＬ，Ｙ−ＮＳ，Ｚ−ＰＳｔｈｅｎ　　Ｕ
　−　Ｎ　Ｓ を表わしている。

この状態で入力ＹをＰＭに変更する場合には。

人力ｘ，ｙ，ｚのすべてについて数値キーを用いて１．
６．５というように人力しなおす。ルールの人力が終れ
ばＥキーが押され２次のルールの表示に移る。

次に重み係数の設定または変更について説明する。

メンバーシップ関数および重み係数表示器１４８におけ
る重み係数表示の例が，上述のように，第３１図に示さ
れている。点灯しているＬ　Ｅ　Ｄ　１５５の高さは言
語情報（シングルトンのラベル）ＮＬ〜ＰＬの種類を表
現している。すなわち低いものから高いものに向ってＮ
Ｌ，ＮＭ，ＮＳ，ＺＲ。

ＰＳ，ＰＭ，ＰＬとなっている。点灯しているＬ　Ｅ　
Ｄ　１５５によって表わされるこれらの棒グラフ状の表
示柱の位置がそれぞれの重み係数を表現している。重み
係数は１〜２５Ｂの値をもつが，これらの値は２１のレ
ベルに量子化されて表示される。

ファジィ推論モードからＡキーを２回押すと。

重み係数設定モードに移り，プログラム表示器１４４の
表示は第３４図に示すようになり，また既に設定されて
いる重み係数が第３１図のように表示され，かつ重み係
数表示モード表示灯Ｗが点灯する。第３４図に示すプロ
グラム表示Ｓ　１４４において．左から２番目の数字は
言語情報に割当てられた数字を表わし，それより下位の
３桁の数字が重み係数を表わしている。すなわち、第３
４図はＮＳの重み係数に３が８０であることを示してい
る。

ｋ−８０をに３−１００に変更するにはＥキーを２回押
し，その後数値キーで１００を人力すればよい。

メンバーシップ関数設定モードに設定して，同じように
プログラム表示器１４４を用いて所望のメンバーシップ
関数の形を表示器１４ｇ上に表現しながら入力すること
も可能である。この場合にはメンバーシップ関数を表わ
すデータを記憶するメモリとしてはＲＡＭが使用され，
ＲＡＭは書込みモードに設定される。

（６）ファジィ推論処理システムの主な特徴と応用例 第５図に示すように，ＴＧ，ＴＶＦＩ，Ｔコンバータ等
は７本のラインからなるアナログ・バス１５、　１６に
よって接続されている。したがって、第５図に鎖線で示
すように．他のＴコンバーター３Ａを容易に接続するこ
とが可能となる。また、第３５図に示すように階層的に
ＴＶＦ　Ｉを接続してより大規模な処理システムを構築
することが可能となる。第３５図においては，入力はＸ
ｌ−Ｘｌで，出力はｄ　　−ｄ　ａでそれぞれ表現され
．またアナ口グ・バスが１本の線で表現されている。さ
らにシステム・バスは図示が省略されている。

上述したファジィ処理システムはメンバーシップ関数．
ルール、重み係数等をオンラインでプログラムすること
が可能である。

また、メンバーシップ関数とルールとＴコンバータが線
形性をもつとき，このシステムはＰＩＤコントローラ（
ＰＩコントローラ、ＰＤコントローラ）として使用する
ことができる。

Ｔコンバータが非線形の場合，このファジィ処理システ
ムは非線形のコントローラとして使用できる。

ＴＧに２値関数または多値関数を設定し，これを２値モ
ードまたは多値モードで動作させると。

ＴＶＦＩ，ＴＶコンバータも２値または多値動作をし，
このシステムは２値または多値のプログラマブル・コン
トローラとなる。

したがって、このシステムは，オンライン多関数コント
ローラ（ファジィ・コントローラ。

ＰＩＤコントローラ、非線形コントローラ、２値コント
ローラ、多値コントローラ等）となり３その動作モード
を適宜選択することができる。

たとえば２．温度調節システムを考えてみる。このシス
テムは材料の搬出入口をもつ制御室を持ち、制御室内の
温度は加熱器と冷却器とによって制御される。

最初の段階ではＰＤ制御モードで動作し、制御室内の温
度を急速に上昇させる。

第２段階は制御室内の温度が目標値に近づいたときであ
り、このときにはオーバーシュートの発生を防止ないし
は減少させかつ高精度制御を行なうために、ＰＩ制御モ
ードに変更される。

オーバーシュートが生じた場合には（これを第３段階と
する）、冷却を非線形制御モードで行なう。

最終段階では制御室内の温度は目標値となる。

この段階では制御室への材料の搬入と制御室からの材料
の搬出が行なわれ、温度が不規則的に変化しやすい。そ
こでファジィ制御モードの動作が行なわれる。

さらに上記のシステムはＴＧを変更することにより９人
力が確定値ではなくメンバーシップ関数で与えられる場
合にも適用可能となる。

【図面の簡単な説明】

第１図および第２図は真理値を説明するためのグラフで
ある。 第３図はメンバーシップ関数の例を示すグラフである。 第４図はシングルトンの例を示すグラフである。 第５図はファジィ処理システムの全体構成を示すブロッ
ク図である。 第６図は真理値発生回路の概念を示すブロック図である
。 第７図はアナログ・タイプのメンバーシップ関数回路の
例を示すブロック図である。 第８図は４つの関数の合成によりメンバーシップ関数が
生成される様子を示すグラフである。 第９図は関数発生回路の例を示す回路図、第１０図はそ
の入出力特性を示すグラフである。 第１１図は他の関数発生回路の例を示す回路図である。 第１２図はディジタル制御可能なアナログ・タイプのメ
ンバーシップ関数回路の例を示すブロック図である。 第１３図はＭＩＮ回路の例を、第１４図はＭＡＸ回路の
例をそれぞれ示す回路図である。 第１５図はメモリに設定されるメンバーシップ関数の基
本形を、第１６図は７１４類のメンバーシップ関数を、
第１７図は８タイプのメンバーシップ関数をそれぞれ示
すグラフである。 第１８図はメンバーシップ関数を設定したメモリの内容
を示すメモリ・マツプである。 第１９図はディジタル・タイプの真理値発生回路の例を
示すブロック図である。 第２０図は真理値発生回路の他の例を示すブロック図で
ある。 第２１図はマルチプレクサをＭＩＮ回路とＭＡＸ回路で
構成した例を示すブロック図である。 第２２図は真理値フロー惟一部の構成を示すブロック図
である。 第２３図はＴコンバータの構成を示すブロック図である
。 第２４図はＤ／Ａ変換回路の例を示す回路図である。 第２５図はプログラミング装置の構成を示すブロック図
である。 第２６図はプログラミング装置のパネルの外観を示す図
である。 第２７図は真理値表示器の表示回路例を示す回路図であ
る。 第２８図はメンバーシップ関数および重み係数表示器の
表示回路例を示す回路図である。 第２９図は結論値表示器の表示回路例を示す回路図であ
る。 第３０図は真理値の表示例を示し、第３１図は重み係数
の表示例を示し、第３２図は結論値の表示例を示すもの
である。 第３３図および第３４図はそれぞれプログラム表示器の
表示例を示すものである。 第３５図は階層構成されたシステムの例を示すブロック
図である。 １１・・・真理値発生回路（ＴＧ）アレイ。 １２・・・真理値フロー推論（ＴＶＦＩ）アレイ。 １３、　１３Ａ・・・Ｔコンバータ。 １４・・・プログラミング装置。 １５、１８・・・真理値バス。 １７・・・システム・バス。 １８・・・選択回路。 １９・・・演算回路。 ２１、８１〜６ｇ、　７１〜８０・・・ＭＩＮ回路。 ２２、８９．９０・・・ＭＡＸ回路。 ２３・・・関数ｆ１発生回路。 ２４・・・関数ｆ２発生回路。 ２５・・・基準電圧発生回路。 ２８、４１〜４７．　Ｉｌｌ〜１１７・・・Ｄ／Ａ嚢換
回路。 ２７、５１〜５７．７１〜７４．８１〜８４．９１〜９
４・・・マルチプレクサ。 ３０・・・デコーダ。 ３１、　３２．　３３．　３４・・・ＥＦＲＯＭ　（メ
モリ）。 ３９・・・Ａ／Ｄ変換回路。 ５０・・・グレード電圧発生回路。 ＧＯ・・・インバータ・アレイ。 ７５、７Ｂ、　８５．８６．９５．９８．１０１〜１０
７・・・レジスタ・ファイル。 １０８　、１１８・・・Ｉ／Ｖ変換回路。 １０９・・・割算回路。 １４０・・・ＣＰＵ。 １４１・・・メモリ。 １４２・・・キーボード。 １４３・・・操作モード表示器。 １４４・・・プログラム表示器。 １４５・・・推論出力表示器。 １４７・・・真理値表示器。 １４ｇ・・・メンバーシップ関数および重み係数表示器
。 １４９・・・結論値表示器。 １５１　、１５５　、１７１・・・発光ダイオード（Ｌ
ＥＤ）。 １５２　、　１７２・・・コンパレータ。 １５３　、１７３・・・基ｒ＄電圧発生回路。 Ａ、Ａ２・・・演算増幅器。 以　　上 第１図 第　２図

Claims (4)

【特許請求の範囲】
1. （１）　インプリケーションの後件部の関数をシングル
   トンで表わす重み係数を後件部ごとに記憶する記憶手段
   、 後件部に作用させるべき複数の入力真理値とそれらに対
   応する上記記憶手段の重み係数とのそれぞれの積をとり
   、さらにそれらの和をとる第１の演算手段、 複数の入力真理値の和をとる第２の演算手段、ならびに 第１の演算手段の出力を第２の演算手段の出力で割る第
   ３の演算手段、 を備えた真理値コンバータ。
2. （２）　重み係数を記憶手段に消去自在に書込む手段を
   備えている、請求項（１）に記載の真理値コンバータ。
3. （３）　記憶手段が各後件部について複数の重み係数を
   記憶可能であり、そのうちの指定された１つが上記第１
   の演算手段に与えられる、請求項（１）に記載の真理値
   コンバータ。
4. （４）　上記第１の演算手段が、上記記憶手段から読出
   される重み係数を表わすディジタル・データを、このデ
   ィジタル・データと入力真理値との両方に比例したアナ
   ログ信号に変換するＤ／Ａ変換回路を含んでいる、請求
   項（１）に記載の真理値コンバータ。