JPH07271592A - 計算回路、メンバーシップ関数値決定回路、ファジイ論理プロセッサ、メンバーシップ関数値決定方法、及びファジイ論理理由付け方法 - Google Patents

Abstract

(57)【要約】 【目的】 論議領界Ｕの各点における有意義値として記
憶されるメンバーシップ関数ＦＡの所望値αを再構成す
る。 【構成】 計算回路８はマイクロプロセッサ９、記憶部
５、インターフェイス１３、及び計算器１１を備えてい
る。記憶部はマイクロプロセッサからのＦＡを記憶し、
そして計算器は記憶部、マイクロプロセッサ及びインタ
ーフェイスに接続され、ＦＡの記憶された頂点及び傾斜
を使用してＵの前記各点での各ＦＡの値を決定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ファジイ論理手順で
作動する電子コントローラ中のメンバーシップ関数の値
を計算する計算回路に関するものである。もう少し詳し
く説明すれば、この発明は、三角形又は台形の形状をし
ており且つ有限数の点で区別されたいわゆる論議領界中
に定義されたメンバーシップ関数の値を計算する計算回
路に関するものである。コントローラは、前記メンバー
シップ関数記憶用記憶部が設けられ且つマイクロプロセ
ッサ（インターフェイスに接続されている）に接続され
た中央制御ユニットを含む。

【０００２】

【従来の技術とその課題】ファジイ論理は、今では広い
範囲の制御問題の為の解決策を提供し得る技術として受
け入れられている。広い範囲の制御問題に対し、慣用技
術例えばブール論理に基づいた技術は、適当なコストで
適当な性能を与えるには不適であることが分かった。フ
ァジイ論理は、人間の心を象徴する理由付けの“近似”
モードをモデル化する為の方法を提供する。“近似”モ
ードは、人間の能力における基本的な役割を果たして不
確かさの状態下での決定を行う。

【０００３】ファジイ論理は、言語変数と名付けられた
特定種類の複数の変数を使用して、真実性の言語説明で
働く。これら変数の値は、例えば自然語又は造語の語や
句から成る。基本的には、各変数に対し、一定の問題の
モデル化の際に使用される語や句の対応する語義の意味
が割り当てられる。

【０００４】その上、各変数に依存する一群の値は、各
変数と統語法的に組み合わされることができ且つ文脈に
依存してここで用いられる異なる意味をとれる。これら
値は、その変数を表す主要な用語から、その反意語か
ら、そして主要な用語の一連のいわゆる修飾語から出発
して得られる。そのようなシステムはヨーロッパ特許出
願第９２８３００９５.３号に述べられている。言語変
数に割り当てられた各値は、いわゆるファジイ集合即ち
対応する定義領域（論議領界としても知られている）中
の変数の各値を結合する実現可能な分布関数によってま
た表される。

【０００５】変数の論議領界中のファジイ集合を同定す
る関数はメンバーシップ関数ｆ(ｍ)と名付けられる。例
えば、値ｆ(ｍ)＝０は関数ｆによって同定されたファジ
イ集合中の点ｍの非メンバーシップを示すが、値ｆ(ｍ)
＝１はファジイ集合中の点ｍのメンバーシップの確実性
を示す。言語変数の全てのファジイ集合の全体は“用語
集合”と名付けられる。

【０００６】メンバーシップ関数に対し、２つの異なる
タイプの表現が可能であり、これらは分析的表現とベク
トル的表現である。前者は定義領域の関数であり且つ０
と１の間の値の範囲にて前記定義領域のいわゆるマッピ
ングを行わせる。第２のタイプの表現は、定義領域をｍ
の点に分け且つ範囲〔０，１〕をｎのレベルに分けるこ
とで得られるメンバーシップ関数のベクトル的サンプル
表現から成る。

【０００７】真実性表現に従って作動し且つファジイ論
理に基づいた方法論をモデル化する計算デバイスのせい
で、純粋に中傷的な概念を人が理由付けるのに極めて近
い態様で分析的に処理することが可能になった。しかし
ながら、満足な結果を得る為には、ファジイ集合のメン
バーシップ関数が制御デバイス中で充分に且つ正しく定
義されることが基本的に重要である。事実、その定義が
ファジイ概念の意味を反映すればする程、規則中の用語
の発生は正しく、そしてその結果としてファジイ手順で
作動する電子的コントローラによって出力される値もよ
り一層真実性を反映する。

【０００８】現在、ファジイ集合を同定するメンバーシ
ップ関数のファジイ論理に基づいた電子的コントローラ
中の定義即ち記憶は、新しいファジイ論理用途の発展で
の主な圧迫の１つを表し、従ってこの方法論の理論的可
能性を制限する。事実、もしメンバーシップ関数のハー
ドウェアでの実施の為に前記関数が規則中の用語の正し
い意味を得るようにファジイ概念の意味を考慮すること
を所望されるならば、メモリ中にかなりのスペースを使
用することが強制される。これは、言語変数の用語集合
が少数のメンバーシップ関数から成る場合に、ファジイ
論理をその用途の為だけの利点にする。

【０００９】メンバーシップ関数用データは通常、記憶
語に記憶される。既知のデバイスでは、占有された記憶
区域は従ってメンバーシップ関数を定めるのに必要なデ
ータの数によって否定的に影響を及ぼされる。多くの場
合、記憶用に必要なデータ量を低減するように三角形又
は台形のメンバーシップ関数を記憶すれば充分である。

【００１０】これら三角形又は台形のメンバーシップ関
数では、カーブが傾斜及びこの傾斜の値を変える点だけ
が意味のあることなので、論議領界の全ての点にて関数
の全ての値を記憶する必要はない。以下の説明におい
て、“有意義値の記憶”とは、メンバーシップ関数の傾
斜の値及びこの傾斜が値を変える場合の点の座標により
メンバーシップ関数を記憶することである。

【００１１】有意義値を記憶することによりメモリの面
積を節約するには、この為の専用の計算手段によりファ
ジイ論理プロセスを制御する推論規則の適用の為に必要
なメンバーシップ関数の個々の値を再構成する必要があ
る。

【００１２】この発明の基礎をなす技術的問題は、論議
領界に属する所定の入力値にて有意義として記憶される
一定のメンバーシップ関数の値を再構成させるデジタル
回路を提供することである。これは、メンバーシップ関
数の有意義値の記憶を使用させ、従って既知の解決策を
まだ制限する欠点を越えてメモリをかなり節約する。

【００１３】

【課題を解決するための手段】この発明は、ファジイ論
理で作動するコントローラ中に、論議領界Ｕの各点にお
ける有意義値として記憶されるメンバーシップ関数の所
望値を再構成する回路を提供する。この回路は、頂点と
入力の差、最大値とメンバーシップ関数値の差、及び所
望値を決定する為の多数の計算部を含む。マイクロプロ
セッサは、メンバーシップ関数を選択するためのメモリ
に接続されている。この回路は、種々の所望値の並列処
理用の多数のサブブロックも含み得る。

【００１４】

【実施例】図面を参照すれば、図１はベクトル系により
表された言語変数即ち論理変数Ｍのメンバーシップ関数
ＦＡを示す。横軸に論議領界Ｕを、そして縦軸に真理即
ちメンバーシップの度合いＧをとる。この特定例では、
論議領界Ｕ、メンバーシップの度合いＧはそれぞれ１２
８の点ｍ、３２のレベル即ち値で区別される。

【００１５】図２の用語集合は、多くのファジイ集合と
して論議領界Ｕ中に同定する４つのメンバーシップ関数
ＦＡｉから成る。図２において、メンバーシップ関数Ｆ
Ａは、１から４まで左から右へ増大するインデックスｉ
で番号が付けられる。頂点Ｖの座標並びに頂点の左側及
び右側の傾斜の値により、図２に示したように各三角形
のメンバーシップ関数（又は論議領界Ｕの縁では台形の
メンバーシップ関数）を完全に定義することが可能であ
る。

【００１６】有意義な値としてのこのタイプのデジタル
記憶は、メンバーシップ関数のハードウェアでの実施に
要するメモリの数を最少にさせる。従って、記憶語は図
３の構成を持つ。メモリの第１部分はｎｂｐビットから
成り左側の傾斜に相当する論理値即ちデジタル値を記憶
し、隣接する第２部分はｎｂｖビットから成り頂点Ｖの
座標（論議領界Ｕが分けられるレベルの数をコード化す
るのに必要なビットに等しい多数のビット）を記憶し、
そして最後の第３部分はｎｂｐビットから成り右側の傾
斜の値を記憶する。

【００１７】好都合なことには、有意義な値としてのこ
の記憶によれば、メンバーシップ関数ＦＡの左側及び右
側の傾斜を記憶するｎｂｐビットの値は、傾向型と称さ
れたフラグの値に依存する。もしフラグの値が０なら、
記憶語中のｎｂｐビットは垂直レベルの数を示し、これ
によりメンバーシップ関数ＦＡは頂点の座標から始まっ
て水平に１単位増す毎に減少する。例えば、３の２進数
値は、頂点の座標をたどる、論議領界の点でのメンバー
シップ関数が頂点のレベルより３レベル低い高さを持つ
ことを示す。

【００１８】逆に、フラグの値が１なら、記憶語のｎｂ
ｐビットは、論議領界のどんなに多くの点が頂点の高さ
に関してメンバーシップ関数の単位減少に相当すること
を示す。図２の用語集合中には、頂点の位置の値及び傾
斜の２進コード変換値が示されている。台形のメンバー
シップ関数ＦＡの場合には、頂点は、論議領界Ｕ中でメ
ンバーシップ関数ＦＡが傾斜を変える点を示す。メンバ
ーシップ関数ＦＡの有意義な値のこの記憶方法は、超小
型のメモリ・デバイスを使用してファジイ・アーキテク
チュアを実施させる。他方、論議領界Ｕの全ての点に相
当する真理のレベルはもはや入手できない。

【００１９】図４にて、１はファジイ論理で作動し且つ
既知技術に従って提供された電子制御デバイス即ちコン
トローラを全体として概略的に示すブロック図である。
このコントローラ１は、基本的には、物理的な制御変数
のための入力信号例えばセンサから到来するアナログ信
号又はデジタル信号を受けて、幾つかの制御信号を出力
する所定のファジイ論理推論演算を行うマシーンであ
る。この目的を達成する為、コントローラ１は１つ又は
複数の入力ＩＮ及び１つ又は複数の出力ＯＵＴを有す
る。

【００２０】制御することが意図されるシステム（図示
しない）は、物理的制御変数用信号を入力ＩＮとしてコ
ントローラ１へ送出する。各入力ＩＮは、入力信号をフ
ァジイ論理データ即ちいわゆるメンバーシップ関数ＦＡ
に変換できる対応変換デバイス（ファジイファイヤ）２
に至る。コントローラ１は中央制御ユニット３も備え、
ここにはファジイ論理のメンバーシップ関数ＦＡが記憶
され且つここではファジイ論理計算が行われる。もう少
し詳しく云うと、中央制御ユニット３は、ファジイ推論
規則の左側部分即ち前提部分にのみ現れるメンバーシッ
プ関数ＦＡの値を記憶するための記憶部５（前提メモリ
ＡＤＭ）、及び上記ファジイ推論規則の右側部分即ち帰
結部分にのみ現れるメンバーシップ関数ＦＡのデータを
含む記憶部（帰結メモリＣＤＭ）を有している。

【００２１】２個の記憶部５と７の間には、ファジイ論
理推論演算実行用の計算部６が設けられている。コント
ローラ１の構造は変換デバイス（デファジイファイヤ）
４で完成され、この変換デバイス４にはコントローラ１
と外界の間で適切なインターフェイスを提供する仕事が
割り当てられる。

【００２２】中央制御ユニット３中にメンバーシップ関
数ＦＡの有意義な値を記憶させる場合には、この発明に
係る計算回路８も挿入しなければならない。この計算回
路８には、一定の入力値Ｉ即ちその或る値でのメンバー
シップ関数ＦＡの値の真理の度合いを計算する仕事が割
り当てられる。図５において、８はこれら値ＦＡ（Ｉ）
の計算を行う計算回路を全体として示す。

【００２３】計算回路８では、マイクロプロセッサ９が
バス１０によって記憶部５に接続され、この記憶部５に
はマイクロプロセッサ９から選択されるべきメンバーシ
ップ関数ＦＡに関する情報ＡＤｉが供給される。

【００２４】好都合なことには、この発明によれば、マ
イクロプロセッサ９は計算器１１にも接続され、この計
算器１１にはバス１２を通してメンバーシップ関数ＦＡ
の両側の傾斜の体系化用タイプのフラグＩＴｉが供給さ
れる。この計算器１１はインターフェイス１３からバス
１４を通して信号Ｉｉも受け、このインターフェイス１
３はバス１５を介してマイクロプロセッサ９に接続さ
れ、このマイクロプロセッサ９はインターフェイス１３
へ入力コードＣＩｉを供給する。加えて、記憶部５はバ
ス１８を通して計算器１１へ選択されたメンバーシップ
関数ＦＡｉを供給する。

【００２５】計算回路８外のプログラム・メモリＰＭ
（図５には示さない）は、バス１６を通してインターフ
ェイス１３へ入力値Ｉを供給し、またバス１７を通して
計算器１１へ真理レベルの最大数ＭＡＸを供給する。プ
ログラム・メモリＰＭは、ファジイ・コントローラ出力
の計算に必要なマイクロプロセッサ９を含む。受けたデ
ータに基づき、計算器１１はバス１９を通し、入力値Ｉ
としてコード化された論議領界Ｕの所定点での選択され
たメンバーシップ関数ＦＡの値を供給する。

【００２６】図６は計算器１１の構造をもっと詳しく示
すブロック図であり、この計算器１１はＮ入力サブブロ
ック２０を含む。ここでＮは値αの計算の為に使用され
る並列性の程度であり、図６の例ではＮ＝４である。各
サブブロック２０はその入力側に下記の４つを受ける。
即ち、記憶部５に含まれてマイクロプロセッサ９から記
憶部５へ供給されたコードＡＤｉに相当するメンバーシ
ップ関数ＦＡｉの有意義な値の表示を含む記憶語と、論
議領界Ｕに属する入力値Ｉｉ（この入力値Ｉｉにて選択
されたメンバーシップ関数ＦＡｉの値αｉをとることが
望ましい）と、メンバーシップ関数ＦＡの左側及び右側
の傾斜の為に使用するユーザの意思をコード化すること
のタイプを示すフラグＩＴｉと、真理レベルの最大数Ｍ
ＡＸと、である。サブブロック２０の出力は選択された
メンバーシップ関数の見つけようとした値である。

【００２７】サブブロック２０の一般的な内部構造は図
７に示されている。サブブロック２０は絶対値での第１
の比較器−減算器ブロック２１を含む。この第１の比較
器−減算器ブロック２１は、その入力側に、バス１４を
通し論議領界Ｕ中の選択された点に相当する値Ｉを受け
ると共に、バス１８を通しメンバーシップ関数ＦＡの頂
点Ｖの座標の２進コードＦＡ＿Ｖを受ける。第１の比較
器−減算器ブロック２１は、その出力側に、フラグＥＱ
及びＤＳ並びに頂点Ｖの座標と論議領界の点Ｉとの絶対
値差に等しい２進値Ｄｘを供給する。この２進値Ｄｘは
バス２２を通して第２の比較器−減算器ブロック即ち乗
算器−除算器ブロック２５へ入力される。

【００２８】この第２の比較器−減算器ブロック２５
も、バス２３を通してフラグＤＳと、バス１８を通して
メンバーシップ関数ＦＡの右側及び左側の傾斜の為のコ
ード化された値ＦＡ＿ＰＤ及びＦＡ＿ＰＳと、バス１２
を通してフラグＩＴと、を受ける。第２の比較器−減算
器ブロック２５はバス２６によって第３の比較器−減算
器ブロック２７に接続されている。

【００２９】バス２６は、頂点の高さＭＡＸと入力値Ｉ
でのメンバーシップ関数ＦＡの値αとの差に等しい２進
値Ｄｙを伝送する。第３の比較器−減算器ブロック２７
は、バス１７を通して値ＭＡＸを受けることによりバス
２８を通して値α’をそしてバス２９を通してフラグＮ
Ｌを出力する。サブブロック２０は最後のセレクタ・ブ
ロック３０を備え、このセレクタ・ブロック３０はバス
２４及び２９を通してフラグＥＱ及びＮＬを受けると共
に値α’も受け、これらに基づいて所望値αを供給す
る。

【００３０】好都合なことには、この発明によれば、計
算回路８はインターフェイス１３を備え、このインター
フェイス１３は図９に示されている。インターフェイス
１３は、その入力側でバス１５を通して信号ＣＩｉを受
ける復号要素３１を含む。

【００３１】復号要素３１は、信号ＣＩｉを論議領界Ｕ
中の入力点の座標の値Ｉｉに変換してバス３２によりメ
モリ３３へ伝送する。このメモリ３３は、全ての入力変
数の値Ｉを記憶し且つファジイ規則に依存する順番でこ
れら値Ｉを計算器１１へ供給する。

【００３２】次に、この発明に係る計算回路８の動作を
特に図７について説明する。バス１４における入力点の
座標の２進値Ｉは第１の比較器−減算器ブロック２１中
で選択されたメンバーシップ関数ＦＡの論議領界Ｕ中の
頂点Ｖの座標の値ＦＡ＿Ｖと比較される。もし頂点Ｖの
位置ＦＡ＿Ｖが値Ｉにより大きければ、フラグＤＳは論
理値０にセットされるが、そうでなければ論理値１にセ
ットされる。このフラグＤＳは、従って正しいフラグＩ
Ｔも選択するメンバーシップ関数ＦＡの右側部分又は左
側部分のデータを考慮する必要があるかどうかを示す。

【００３３】もし値Ｉが上述した頂点Ｖにあるか或はメ
ンバーシップ関数ＦＡの或るゾーン中にあり、メンバー
シップ関数が頂点の値ＭＡＸに等しい水平傾向を持つ場
合例えばメンバーシップ関数ＦＡが台形ならば、フラグ
ＥＱは論理値１にセットされるが、そうでなければ論理
値０にセットされる。第１の比較器−減算器ブロック２
１では、頂点の座標ＦＡ＿Ｖと値Ｉの差Ｄｘ（図１）も
計算される。

【００３４】第２の比較器−減算器ブロック即ち乗算器
−除算器ブロック２５は、値Ｄｙ即ち頂点Ｖの高さＦＡ
＿Ｖと値Ｉでのメンバーシップ関数ＦＡとの差を計算す
る。フラグＤＳの値に基づき、第２の比較器−減算器ブ
ロック２５は、マイクロプロセッサ９のメモリから読み
出してバス１２に存在する２つの値ＩＴの一方を選択す
る。

【００３５】この値ＩＴに基づき、第２の比較器−減算
器ブロック２５は、バス２２を通して入力された値Ｄｘ
と傾斜Ｐ（バス１８上のＦＡ＿ＰＤ又はＦＡ＿ＰＳ）の
積又は商で与えられた値Ｄｙを計算してバス２６に出力
する。特に、もしフラグＩＴが論理値０に等しいなら
ば、第２の比較器−減算器ブロック２５はＤｙ＝Ｄｘ＊
Ｐを計算し、そしてもしフラグＩＴが論理値１に等しい
ならば、第２の比較器−減算器ブロック２５はＤｙ＝Ｄ
ｘ／Ｐを計算する。このようにして得られた値Ｄｙはバ
ス２６を通して第３の比較器−減算器ブロック２７へ入
力される。この第３の比較器−減算器ブロック２７はバ
ス１７を通して頂点Ｖの高さの値ＭＡＸも入力として受
ける。

【００３６】もしＤｙがＭＡＸより小さいならば、第３
の比較器−減算器ブロック２７は、第２の比較器−減算
器ブロック２５にて計算された値Ｄｙと値ＭＡＸの減算
を行ってバス２８に値α’を出力する。逆にＤｙがＭＡ
Ｘより大きいならば、第３の比較器−減算器ブロック２
７はフラグＮＬを論理値０にセットし、このフラグＮＬ
はメンバーシップ関数ＦＡが値０を持つ場合にゾーン中
に在る。

【００３７】セレクタ・ブロック３０は、バス２８を通
して値α’を受けると共にバス２９，２４を通してそれ
ぞれフラグＮＬ，ＥＱの値を受ける。セレクタ・ブロッ
ク３０の出力αは下記の規則に基づいて選択される。即
ち、もしＥＱ＝論理値０且つＮＬ＝論理値０なら、出力
αは値α’に一致する。もしＥＱ＝論理値１且つＮＬ＝
論理値０なら、出力αは値ＭＡＸに一致する。もしＥＱ
＝論理値０且つＮＬ＝論理値１なら、出力αは論理値０
にセットされる。

【００３８】図８はこの発明に係る計算回路８によって
行われた計算の２つの例を示すグラフである。これら例
は、論議領界Ｕの軸上にて入力点が頂点の右側の座標に
在る場合Ａ及び左側の座標に在る場合Ｂの両方で計算結
果がどんなに正しいかを示す。好都合なことには、この
発明によれば、インターフェイス１３は、コントローラ
１の入力値Ｉを受けて記憶し、且つこの入力値Ｉをファ
ジイ規則に依存する順番で計算器１１へ供給する。

【００３９】インターフェイス１３は、コントローラ１
の前提部分の演算を実質的にスピードアップするのに役
立つ。インターフェイス１３は、入力値ＣＩｉを一度に
１つ受け且つ復号要素３１で復号した後にコントローラ
１の出力を得るのに必要な全期間中その値を記憶する。

【００４０】計算フェースでは、プログラム・メモリＰ
Ｍから到来する２進コードＩに基づき、インターフェイ
ス１３は計算器１１へ処理されるべき入力値Ｉ１，Ｉ
２，Ｉ３及びＩ４を供給する。同一のコードＩは記憶部
５へ送られてこれら入力の記憶語を選択する。計算器１
１中の並列性の程度は４に等しく、復号要素３１はそれ
ぞれのサブブロック２０へ送られるべき４つの入力変数
をバス３２を通してアドレス付けなければならない。こ
の動作は、ファジイ規則に基づき４つの入力Ｉｉと関連
付けられる信号ＣＩｉにより起こる。

【００４１】プログラム・メモリＰＭ中では、記憶語は
従って、ｎｂｉビットからなり、入力変数の２進値ＣＩ
ｉを含み且つ復号要素３１により入力変数を選択するの
に使用される第１部分と、ｎｂｆビットから成り、記憶
語（ここにはｎｂｉビットによって同定された入力と関
連付けられるべきメンバーシップ関数ＦＡが記憶されて
いる）のアドレスＡＤｉを含み且つ２進値ＣＩｉと一緒
に使用されて入力と比較されるべきメンバーシップ関数
ＦＡを選択する第２部分と、ｎｂｃビットから成り、メ
ンバーシップ関数ＦＡの右側部分及び左側部分のフラグ
ＩＴの値（ｎｂｃ＝２）を含み且つ計算器１１を制御す
る為に使用される第３部分と、から成る。記憶語の全サ
イズはｎｂｉ＋ｎｂｆ＋ｎｂｃに等しい。

【００４２】考察中の例では、多くても８つの入力変数
（ｎｂｉ＝３）があり、その各々が８つのメンバーシッ
プ関数のうちの最大のものを有することができる。並列
性（Ｎ）＝４の場合、値の計算をするには、

【００４３】 Ｎ＊（ｎｂｉ＋ｎｂｆ＋ｎｂｃ）＝３２ビット

【００４４】必要である。メモリの前提部分の仕様が変
われば、その大きさは定期的に変わる。

【００４５】この発明の少なくとも１つの実施例につい
て説明したが、種々の置換、変形及び改良が当業者には
容易に思いつこう。このような置換、変形及び改良はこ
の発明の精神及び範囲内にあるとする。従って、以上の
説明は例示にすぎず限定を意味しない。この発明は特許
請求の範囲及びその均等物に規定された通り制限され
る。

【図面の簡単な説明】

【図１】ファジイ・アーキテクチュアに使用可能なメン
バーシップ関数を示す概略図である。

【図２】有意義な値として記憶できるメンバーシップ関
数ＦＡの可能な用語集合を示す図である。

【図３】有意義な値として記憶された図２のメンバーシ
ップ関数ＦＡの１つを分類する論理情報を含む記憶語の
構成を示す図である。

【図４】既知技術に係るファジイ・コントローラのブロ
ック図である。

【図５】この発明に係る計算回路を示すブロック図であ
る。

【図６】図５の計算回路中の計算器の詳しい内部構造を
示すブロック図である。

【図７】図６の構造中のサブブロックの詳しい構造を示
すブロック図である。

【図８】この発明に係る計算回路によって行われた計算
例を示すグラフである。

【図９】この発明に係る計算回路中のインターフェイス
の詳しい内部構造を示すブロック図である。

【符号の説明】

ＦＡ メンバーシップ関数 ３ 中央制御ユニット ５ 記憶部 ８ 計算回路 ９ マイクロプロセッサ １０，１２，１４，１５，１６，１７，１８，１９
バス １１ 計算器 １３ インターフェイス ２０ サブブロック ２１ 第１の比較器−減算器ブロック ２５ 第２の比較器−減算器ブロック ２７ 第３の比較器−減算器ブロック ３０ セレクタ・ブロック ３１ 復号要素 ３３ メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マッシモ・アブルゼッセ イタリア国、95127 カタニア、ヴィア・ デューカ・デリ・アブルッツィ 67 (72)発明者 ビアジョ・ジャカローネ イタリア国、91100 トラパニ、ピアッツ ア・ヴ・エマヌエレ 33

Claims (34)

【特許請求の範囲】
1. 【請求項１】 ファジイ論理手順で作動するコントロー
   ラ中のメンバーシップ関数が三角形又は台形の形状をし
   ており且つ有限数の点で区別されたいわゆる論議領界中
   に定義されると共に頂点の座標及びその両側における傾
   斜によって体系化される、前記メンバーシップ関数の値
   を計算する為の計算回路であって、 前記メンバーシップ関数の頂点及び少なくとも１つの傾
   斜を記憶する為の記憶部、マイクロプロセッサ並びにイ
   ンターフェイスを含む中央制御ユニットと、 頂点及び前記記憶部に記憶された少なくとも１つの傾斜
   に基づいて前記論議領界の或る点でのメンバーシップ関
   数の値を決定する為の計算器と、 を備えた計算回路。
2. 【請求項２】 前記計算器に接続されたプログラム・メ
   モリを更に備えた請求項１の計算回路。
3. 【請求項３】 前記マイクロプロセッサと前記インター
   フェイスの間で入力値に相当する２進コードを変換する
   為の少なくとも１本のバスを更に備えた請求項２の計算
   回路。
4. 【請求項４】 前記インターフェイスと前記計算器の間
   で前記論議領界に属する入力値を変換して前記メンバー
   シップ関数値を決定する為の少なくとも１本のバスを更
   に備えた請求項２の計算回路。
5. 【請求項５】 前記マイクロプロセッサと前記計算器の
   間で傾斜型セレクタの値を変換する為の少なくとも１本
   のバスを更に備えた請求項２の計算回路。
6. 【請求項６】 前記計算器が入力値での前記メンバーシ
   ップ関数の２進値を出力する請求項２の計算回路。
7. 【請求項７】 前記計算器が複数個の並列サブブロック
   を含み、その各々が複数の入力及び少なくとも１つの出
   力を有する請求項２の計算回路。
8. 【請求項８】 各サブブロックは、 第１の比較器−減算器ブロックと、 この第１の比較器−減算器ブロックに接続された第２の
   比較器−減算器ブロックと、 この第２の比較器−減算器ブロックに接続された第３の
   比較器−減算器ブロックと、 この第３の比較器−減算器ブロックに接続されたセレク
   タ・ブロックと、を含む請求項７の計算回路。
9. 【請求項９】 前記第１の比較器−減算器ブロックは、
   前記記憶部から受けた頂点座標の値と前記インターフェ
   イスから受けた入力値との差(Dx)の値を決定する請求項
   ８の計算回路。
10. 【請求項１０】 前記第２の比較器−減算器ブロック
    は、頂点の高さと、前記第１の比較器−減算器ブロック
    から受けた差の値及び前記記憶部から受けた傾斜に基づ
    いたメンバーシップ関数の縦座標との差(Dy)の値を決定
    する請求項８の計算回路。
11. 【請求項１１】 前記第３の比較器−減算器ブロック
    は、前記第２の比較器−減算器ブロックから受けた差の
    値と、前記記憶部から受けた最大値との差を決定する請
    求項８の計算回路。
12. 【請求項１２】 前記セレクタ・ブロックは、前記第３
    の比較器−減算器ブロックから受けた差に基づいて入力
    値での前記メンバーシップ関数の高さを決定する請求項
    ８の計算回路。
13. 【請求項１３】 前記インターフェイスは、 入力データに相当するコードを受けて変換する為の手段
    と、 前記入力データの２進値を記憶するメモリと、 ファジイ論理に依存する順番で前記計算器へ前記２進値
    を供給する為の手段と、を含む請求項１の計算回路。
14. 【請求項１４】 頂点、傾斜、入力及び最大値に基づい
    てメンバーシップ関数の値を決定する為の回路であっ
    て、 前記頂点と前記入力の第１の差を決定する為の第１の計
    算器と、 前記傾斜及び前記第１の差に基づいて第２の差を決定す
    る為の第２の計算器と、 前記第２の差及び前記最大値に基づいて前記値を決定す
    る為の第３の計算器と、を備えたメンバーシップ関数値
    決定回路。
15. 【請求項１５】 前記第１の計算器が比較器−減算器を
    含む請求項１４のメンバーシップ関数値決定回路。
16. 【請求項１６】 前記出力第２の計算器は、第１及び第
    ２の傾斜を受ける為の手段と、前記傾斜として前記第１
    及び第２の傾斜の一方を選択するための手段とを含む請
    求項１４のメンバーシップ関数値決定回路。
17. 【請求項１７】 前記第１の計算器は、前記入力が前記
    頂点より大きいか或は小さいかを示す信号を出力し、そ
    して前記選択手段は、前記信号に基づいて前記第１及び
    第２の傾斜を選択する請求項１６のメンバーシップ関数
    値決定回路。
18. 【請求項１８】 前記第２の計算器が乗算器−除算器を
    含む請求項１４のメンバーシップ関数値決定回路。
19. 【請求項１９】 前記第２の計算器は、タイプ信号を受
    けるための手段を含み且つ前記タイプ信号に基づいて第
    １の態様又は第２の態様で前記第２の差を決定する請求
    項１４のメンバーシップ関数値決定回路。
20. 【請求項２０】 前記第３の計算器は計算部分及び選択
    部分を含む請求項１４のメンバーシップ関数値決定回
    路。
21. 【請求項２１】 前記計算部分は、前記最大値と前記第
    ２の差との第３の差を決定する請求項２０のメンバーシ
    ップ関数値決定回路。
22. 【請求項２２】 前記選択部分は、前記メンバーシップ
    関数の前記値として前記第３の差、０及び前記最大値の
    うちの１つを選択する請求項２１のメンバーシップ関数
    値決定回路。
23. 【請求項２３】 前記計算部分は、もし前記第３の差が
    ０より小さいならば零信号を出力し、そして前記選択部
    分は、もし前記零信号が出力されるなら０を選択する請
    求項２２のメンバーシップ関数値決定回路。
24. 【請求項２４】 前記第１の計算器は、もし前記頂点が
    前記入力に等しいならイコール信号を出力し、そして前
    記選択部分は、もし前記イコール信号が出力されるなら
    前記最大値を選択する請求項２２のメンバーシップ関数
    値決定回路。
25. 【請求項２５】 複数のメンバーシップ関数に対応する
    複数の頂点及び傾斜を記憶する為のメモリと、 選択された頂点を前記第１の計算器へそして選択された
    傾斜を前記第２の計算器へ出力する為の手段と、を更に
    備えた請求項１４のメンバーシップ関数値決定回路。
26. 【請求項２６】 複数の入力データの各々を前記論議領
    界の２進値に変換する為の且つ選択された２進値を前記
    入力として前記第１の計算器へ出力する為のインターフ
    ェイスを更に備えた請求項１４のメンバーシップ関数値
    決定回路。
27. 【請求項２７】 複数のメンバーシップ関数の各々毎に
    頂点及び少なくとも１つの傾斜を記憶する為のメモリ
    と、 複数の入力を受け、これら入力の為の選択されたメンバ
    ーシップ関数の値を、前記選択されたメンバーシップ関
    数の各々毎に前記メモリに記憶した頂点及び少なくとも
    １つの傾斜に基づいて決定する為の計算回路と、 前記値に基づいてファジイの理由付けを行う為の処理部
    と、 を備えたファジイ論理プロセッサ。
28. 【請求項２８】 前記計算回路は、 選択されたメンバーシップ関数に対応する頂点及び少な
    くとも１つの傾斜、並びに入力を受けるための手段と、 前記受けた頂点と、前記受けた入力との第１の差を決定
    する為の第１の計算器と、 前記受けた傾斜及び前記第１の差に基づいて第２の差を
    決定する為の第２の計算器と、 前記第２の差及び最大値に基づいて前記選択されたメン
    バーシップ関数の値を決定する為の第３の計算器と、を
    含む請求項２７のファジイ論理プロセッサ。
29. 【請求項２９】 前記計算回路は複数の並列サブブロッ
    クを含み、各サブブロックが或る入力に対して選択され
    たメンバーシップ関数の値を決定する請求項２７のファ
    ジイ論理プロセッサ。
30. 【請求項３０】 或る入力に対してメンバーシップ関数
    の値を決定する為の方法であって、 前記メンバーシップ関数の頂点及び少なくとも１つの傾
    斜を記憶するステップと、 前記頂点と前記入力の第１の差を決定するステップと、 前記少なくとも１つの傾斜及び前記第１の差に基づいて
    第２の差を決定するステップと、 前記第２の差及び最大値に基づいて前記選択されたメン
    バーシップ関数の値を決定するステップと、を含むメン
    バーシップ関数値決定方法。
31. 【請求項３１】 ２つの傾斜が前記メンバーシップ関数
    の為に記憶され、そして前記第２の決定ステップが前記
    ２つの傾斜の一方を選択するステップを含み、その選択
    時に前記第２の差に基づく請求項３０のメンバーシップ
    関数値決定方法。
32. 【請求項３２】 前記選択ステップが前記第１の差に基
    づく請求項３１のメンバーシップ関数値決定方法。
33. 【請求項３３】 前記第２の決定ステップは、 第１の態様及び第２の態様の一方を示す信号を受けるス
    テップと、 前記信号に基づいて前記第１の態様又は前記第２の態様
    で前記第２の差を決定するステップと、を含む請求項３
    ０のメンバーシップ関数値決定方法。
34. 【請求項３４】 複数のメンバーシップ関数の各々の頂
    点及び少なくとも１つの傾斜をメモリに記憶するステッ
    プと、 選択されたメンバーシップ関数の各々に対して前記メモ
    リに記憶された頂点及び少なくとも１つの傾斜に基づき
    前記入力の為の前記選択されたメンバーシップ関数の値
    を決定するステップと、 前記値に基づいてファジイ理由付けを行うステップと、 を含むファジイ論理理由付け方法。