JPH0877221A - 消費電力を低減する有限状態マシンを設計するシステム及び方法 - Google Patents
消費電力を低減する有限状態マシンを設計するシステム及び方法Info
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- JPH0877221A JPH0877221A JP7190254A JP19025495A JPH0877221A JP H0877221 A JPH0877221 A JP H0877221A JP 7190254 A JP7190254 A JP 7190254A JP 19025495 A JP19025495 A JP 19025495A JP H0877221 A JPH0877221 A JP H0877221A
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Abstract
(57)【要約】
【目的】 状態遷移確率及び論理最小化技法を用い、低
消費電力の論理回路を生成するシステム及び方法によ
り、半導体チップ構造内で実現される有限状態マシンの
消費電力を低減すること。 【構成】 有限状態マシン（ＦＳＭ）形式のデジタル論
理回路が、ＦＳＭにおける状態間の遷移確率を決定し、
最小消費電力を満足する最小面積を生成するための制限
を識別する制限マトリックスを生成し、最も高い確率の
遷移を有する１つまたは複数の状態連鎖を構成し、これ
らの各状態連鎖を最小消費電力を有するＦＳＭを実現す
るために確率順に実現することにより、低消費電力の相
補形金属酸化膜半導体（ＣＭＯＳ）などの半導体構造に
実現される。
消費電力の論理回路を生成するシステム及び方法によ
り、半導体チップ構造内で実現される有限状態マシンの
消費電力を低減すること。 【構成】 有限状態マシン（ＦＳＭ）形式のデジタル論
理回路が、ＦＳＭにおける状態間の遷移確率を決定し、
最小消費電力を満足する最小面積を生成するための制限
を識別する制限マトリックスを生成し、最も高い確率の
遷移を有する１つまたは複数の状態連鎖を構成し、これ
らの各状態連鎖を最小消費電力を有するＦＳＭを実現す
るために確率順に実現することにより、低消費電力の相
補形金属酸化膜半導体（ＣＭＯＳ）などの半導体構造に
実現される。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理システム及び
方法に関し、特に、低消費電力特性を有するデータ処理
システムを設計するシステム及び方法に関する。
方法に関し、特に、低消費電力特性を有するデータ処理
システムを設計するシステム及び方法に関する。
【０００２】
【従来の技術】有限状態マシンまたは有限状態機械（Ｆ
ＳＭ：finite state machine）の記号状態値に２進コー
ドを割当てることは、非常に複雑な問題である。小規模
なマシンでは、ブール代数にもとづくアルゴリズムまた
は厳密な方法が適用されうる（例えばDevadasらによる"
Exact Algorithms for Output Encodings、State Assig
nment and Four-Level Boolean Minimization"、IEEE T
ransaction on Computer-Aided Design of Integrated
Circuit Systems、Vol．10、No．1、pp13-27、１９９１
年１月参照）。様々な発見的技法が大規模な設計では要
求される（De Micheliらによる"Optimal State Assignm
ent for Finite State Machines"、IEEE Transactions
on Computer-Aided Design、Vol．CAD-4、pp269-284、
１９８５年７月；De Micheliによる"Symbolic Design o
f Combinational and Sequential Logic Circuits Impl
emented by Two-level Logic Macros"、IEEE Transacti
onson Computer-Aided Design、Vol．CAD-5、pp597-61
6、１９８６年１０月；Amannらによる"Optimal State C
hains and State Codes in Finite State Machines"、I
EEE Transactions on Computer-Aided Design、Vol．
8、No．2、１９８９年２月；Devadasらによる"Mustan
g：State Assignment of Finite State Machinesfor Op
timal Multi-level Logic Implementations"、IEEE Tra
nsactions on Computer-Aided Design、Vol．7、１９８
８年１２月；及びLinらによる"Synthesisof Multiple L
evel Logic from Symbolic High-level Description La
nguages"、VLSI、１９８９年参照）。これらの技法の主
なターゲットは要求面積を縮小することであり、状態コ
ードの慎重な割当てが総面積の著しい差を生じることが
示されている。
ＳＭ：finite state machine）の記号状態値に２進コー
ドを割当てることは、非常に複雑な問題である。小規模
なマシンでは、ブール代数にもとづくアルゴリズムまた
は厳密な方法が適用されうる（例えばDevadasらによる"
Exact Algorithms for Output Encodings、State Assig
nment and Four-Level Boolean Minimization"、IEEE T
ransaction on Computer-Aided Design of Integrated
Circuit Systems、Vol．10、No．1、pp13-27、１９９１
年１月参照）。様々な発見的技法が大規模な設計では要
求される（De Micheliらによる"Optimal State Assignm
ent for Finite State Machines"、IEEE Transactions
on Computer-Aided Design、Vol．CAD-4、pp269-284、
１９８５年７月；De Micheliによる"Symbolic Design o
f Combinational and Sequential Logic Circuits Impl
emented by Two-level Logic Macros"、IEEE Transacti
onson Computer-Aided Design、Vol．CAD-5、pp597-61
6、１９８６年１０月；Amannらによる"Optimal State C
hains and State Codes in Finite State Machines"、I
EEE Transactions on Computer-Aided Design、Vol．
8、No．2、１９８９年２月；Devadasらによる"Mustan
g：State Assignment of Finite State Machinesfor Op
timal Multi-level Logic Implementations"、IEEE Tra
nsactions on Computer-Aided Design、Vol．7、１９８
８年１２月；及びLinらによる"Synthesisof Multiple L
evel Logic from Symbolic High-level Description La
nguages"、VLSI、１９８９年参照）。これらの技法の主
なターゲットは要求面積を縮小することであり、状態コ
ードの慎重な割当てが総面積の著しい差を生じることが
示されている。
【０００３】設計が大規模になると、新たな問題が生じ
る。たとえ設計が割当てられたチップ面積に適合すると
しても、余りにも多くの電力を消費する場合には、性能
または熱的動作環境に対して制限が加えられる。更に、
ラップトップ・コンピュータなどのバッテリ式のアプリ
ケーションでは、追加の電流流出が動作時間の低減を意
味する。ターゲット技術がＣＭＯＳの場合、消費電力は
設計におけるスイッチング・トランジスタの数を制限す
ることにより制御されうる。なぜなら、消費電力はスイ
ッチング遷移の回数に直接比例するからである。
る。たとえ設計が割当てられたチップ面積に適合すると
しても、余りにも多くの電力を消費する場合には、性能
または熱的動作環境に対して制限が加えられる。更に、
ラップトップ・コンピュータなどのバッテリ式のアプリ
ケーションでは、追加の電流流出が動作時間の低減を意
味する。ターゲット技術がＣＭＯＳの場合、消費電力は
設計におけるスイッチング・トランジスタの数を制限す
ることにより制御されうる。なぜなら、消費電力はスイ
ッチング遷移の回数に直接比例するからである。
【０００４】上記参照文献は、チップ面積を縮小する目
的で、有限状態マシンにおける状態割当ての最適化につ
いて述べているが、これらのいずれもが、集積回路チッ
プにより消費される電力を低減するために、状態遷移確
率を使用する状態割当て技法について、教示或いは提案
していない。
的で、有限状態マシンにおける状態割当ての最適化につ
いて述べているが、これらのいずれもが、集積回路チッ
プにより消費される電力を低減するために、状態遷移確
率を使用する状態割当て技法について、教示或いは提案
していない。
【０００５】Royらによる論文"Syclop：Synthesis of C
MOS Logic for Low Power Applications"（IEEE Tracsa
ctions、１９９２年）は、低電力アプリケーションに対
応して、有限状態マシンと組合わせ論理を合成するシス
テムを提案する。この論文で述べられるシステムは、Ｃ
ＭＯＳ回路の内部ノードにおける面積及び遷移密度を最
小化する。最小化は、仮定上の入力信号確率及び遷移密
度にもとづく。著者は全ての場合において、信号確率を
０．５に、また遷移確率を０．５に仮定する。
MOS Logic for Low Power Applications"（IEEE Tracsa
ctions、１９９２年）は、低電力アプリケーションに対
応して、有限状態マシンと組合わせ論理を合成するシス
テムを提案する。この論文で述べられるシステムは、Ｃ
ＭＯＳ回路の内部ノードにおける面積及び遷移密度を最
小化する。最小化は、仮定上の入力信号確率及び遷移密
度にもとづく。著者は全ての場合において、信号確率を
０．５に、また遷移確率を０．５に仮定する。
【０００６】この論文は多重レベル論理に関連し、仮定
上の信号確率及び遷移密度を使用するが、本発明による
システムは測定遷移確率を使用する。更に、上記論文に
より教示されるシステムは、シミュレーションによるア
ニーリング（annealing）を使用するが、本発明による
システム及び方法は状態連鎖を使用する。上記論文によ
り教示されるシステムは、遷移確率の変化に非常に感応
的であるが、本発明によるシステム及び方法は、特に遷
移確率の変化に対する感度を最小化するように、状態連
鎖により開発される。
上の信号確率及び遷移密度を使用するが、本発明による
システムは測定遷移確率を使用する。更に、上記論文に
より教示されるシステムは、シミュレーションによるア
ニーリング（annealing）を使用するが、本発明による
システム及び方法は状態連鎖を使用する。上記論文によ
り教示されるシステムは、遷移確率の変化に非常に感応
的であるが、本発明によるシステム及び方法は、特に遷
移確率の変化に対する感度を最小化するように、状態連
鎖により開発される。
【０００７】Royらによる別の論文"Circuit Activity B
ased Logic Synthesis for Low Power Reliable Operat
ions"が、IEEE Transactions, December 1993, pp.503-
513で発行されている。この論文はノードにおける平均
遷移回数が、デジタルＣＭＯＳ回路における消費電力の
測定に対応することを認識する。この論文は、面積を最
小化すると同時に、バッテリ動作式低電力オペレーショ
ン及び信頼性の向上のために、有限状態マシン及び組合
わせ論理の合成によりＣＭＯＳ回路ノードにおける平均
遷移回数を最小化する技法の問題を指摘している。論理
は異なるタイプの入力を要求する異なるアプリケーショ
ンに対して、最適に合成されうる。
ased Logic Synthesis for Low Power Reliable Operat
ions"が、IEEE Transactions, December 1993, pp.503-
513で発行されている。この論文はノードにおける平均
遷移回数が、デジタルＣＭＯＳ回路における消費電力の
測定に対応することを認識する。この論文は、面積を最
小化すると同時に、バッテリ動作式低電力オペレーショ
ン及び信頼性の向上のために、有限状態マシン及び組合
わせ論理の合成によりＣＭＯＳ回路ノードにおける平均
遷移回数を最小化する技法の問題を指摘している。論理
は異なるタイプの入力を要求する異なるアプリケーショ
ンに対して、最適に合成されうる。
【０００８】上記論文は回路シミュレーション及び遷移
密度シミュレーションに言及しているが、論文における
全ての例は、仮定上の信号確率０．５及び遷移密度０．
５を使用する。従って、この論文は、本発明の教示によ
り最小消費電力を達成する有限状態マシンの設計のため
のシステムを教示または提案しない。
密度シミュレーションに言及しているが、論文における
全ての例は、仮定上の信号確率０．５及び遷移密度０．
５を使用する。従って、この論文は、本発明の教示によ
り最小消費電力を達成する有限状態マシンの設計のため
のシステムを教示または提案しない。
【０００９】Yangらによる論文"On the Relationship B
etween Input Encoding and LogicMinimization"（the
23rd Annual Hawaii International Conference on Sys
temSciences, Vol.1, pp.377-386, 1990）は、二分法
（dichotomy）の互換性の概念にもとづく入力符号化の
理論的公式化について述べている。この論文は、論理最
小化における本質的なプライム・インプリカント（prim
e implicant）の抽出と同一の目的を果たす、本質的な
プライム・ダイコトミ（prime dichotomy）の抽出を提
案する。この論文は、２レベル及び多重レベルの両方の
態様の有限状態マシンにおいて、状態割当てにおける組
合わせ論理の入力符号化に適用できる方法を提供する。
etween Input Encoding and LogicMinimization"（the
23rd Annual Hawaii International Conference on Sys
temSciences, Vol.1, pp.377-386, 1990）は、二分法
（dichotomy）の互換性の概念にもとづく入力符号化の
理論的公式化について述べている。この論文は、論理最
小化における本質的なプライム・インプリカント（prim
e implicant）の抽出と同一の目的を果たす、本質的な
プライム・ダイコトミ（prime dichotomy）の抽出を提
案する。この論文は、２レベル及び多重レベルの両方の
態様の有限状態マシンにおいて、状態割当てにおける組
合わせ論理の入力符号化に適用できる方法を提供する。
【００１０】しかしながら、上記論文は本発明の場合の
ように、スイッチング動作を低減することにより、論理
システムにおける消費電力を低減する技法を教示しな
い。
ように、スイッチング動作を低減することにより、論理
システムにおける消費電力を低減する技法を教示しな
い。
【００１１】Duらによる論文"Muse：A Multi-Level Sym
bolic Encoding Algorithm for State Assignment"（th
e proceedings of the 23rd Annual Hawaii Internatio
nalConference on System Science、pp．367-376、１９
９０年）は、多重レベル態様をターゲットとする有限状
態マシンの符号化のための状態割当てアルゴリズムを提
案する。状態対の重みの計算が、１ホット符号化（one-
hot encoded）状態マシンの多重レベル現表現にもとづ
く。
bolic Encoding Algorithm for State Assignment"（th
e proceedings of the 23rd Annual Hawaii Internatio
nalConference on System Science、pp．367-376、１９
９０年）は、多重レベル態様をターゲットとする有限状
態マシンの符号化のための状態割当てアルゴリズムを提
案する。状態対の重みの計算が、１ホット符号化（one-
hot encoded）状態マシンの多重レベル現表現にもとづ
く。
【００１２】しかしながら、この論文は、論理システム
において消費電力を低減するシステム及び方法を教示し
ない。
において消費電力を低減するシステム及び方法を教示し
ない。
【００１３】
【発明が解決しようとする課題】従って、本発明の目的
は、状態遷移確率及び論理最小化技法を用い、低消費電
力の論理回路を生成するシステム及び方法により、半導
体チップ構造内で実現される有限状態マシンの消費電力
を低減することである。
は、状態遷移確率及び論理最小化技法を用い、低消費電
力の論理回路を生成するシステム及び方法により、半導
体チップ構造内で実現される有限状態マシンの消費電力
を低減することである。
【００１４】
【課題を解決するための手段】有限状態マシン（ＦＳ
Ｍ）形式のデジタル論理回路が、ＦＳＭにおける状態間
の遷移確率を決定し、最小消費電力を満足する最小面積
を生成するための制限を識別する制限マトリックスを生
成し、最も高い確率の遷移を有する１つまたは複数の状
態連鎖を構成し、これらの各状態連鎖を最小消費電力を
有するＦＳＭを実現するために確率順に実現することに
より、低消費電力の相補形金属酸化膜半導体（ＣＭＯ
Ｓ）などの半導体構造に実現される。
Ｍ）形式のデジタル論理回路が、ＦＳＭにおける状態間
の遷移確率を決定し、最小消費電力を満足する最小面積
を生成するための制限を識別する制限マトリックスを生
成し、最も高い確率の遷移を有する１つまたは複数の状
態連鎖を構成し、これらの各状態連鎖を最小消費電力を
有するＦＳＭを実現するために確率順に実現することに
より、低消費電力の相補形金属酸化膜半導体（ＣＭＯ
Ｓ）などの半導体構造に実現される。
【００１５】論理回路の消費電力の低減に関連するバッ
テリの長寿命化、動作時間の延長、バッテリの軽量化な
どの通常の利点に加え、これらの消費電力の低減化回路
に対応して生産されるバッテリのために必要な天然資源
に対する要求の軽減、及び廃棄されるバッテリの数の低
減、それによる固体廃棄物問題の軽減などの環境面での
利点も得ることができる。
テリの長寿命化、動作時間の延長、バッテリの軽量化な
どの通常の利点に加え、これらの消費電力の低減化回路
に対応して生産されるバッテリのために必要な天然資源
に対する要求の軽減、及び廃棄されるバッテリの数の低
減、それによる固体廃棄物問題の軽減などの環境面での
利点も得ることができる。
【００１６】上述の説明は、以降で述べる本発明の詳細
な説明がより理解されるように、本発明の特徴及び技術
的利点をかなり広く概説したものであり、本発明の特徴
及び利点については、以降で詳述される。
な説明がより理解されるように、本発明の特徴及び技術
的利点をかなり広く概説したものであり、本発明の特徴
及び利点については、以降で詳述される。
【００１７】
【実施例】以下の説明から状態遷移確率を用いて状態符
号化プロセスを導く状態割当て技法が提供される。
号化プロセスを導く状態割当て技法が提供される。
【００１８】図１を参照すると、本発明によるシステム
及び方法を実現するコンピュータ・システムが示され
る。プロセッサ１０２はシステム・バス１０４に接続さ
れ、システム・バスには更にメモリ１０６が接続され
る。メモリはデータ１０８、アプリケーション・プログ
ラム１１０及びオペレーティング・システム（ＯＳ）１
１２のための空間を有する。バス１０４にはグラフィッ
クス・ディスプレイ・サブシステム１１４も接続され、
このサブシステムは表示装置１１６上にグラフィックス
・イメージを提供する。入出力サブシステム１１８は直
接アクセス記憶装置（ＤＡＳＤ）１２０、カーソル制御
装置１２２、キーボード１２４、及びフロッピー・ディ
スク・ドライブ１２６との間のデータ・フローを制御す
る。図１に関連して述べられるコンピュータ・システム
は、既知のコンポーネントを有するので、ここではこれ
以上の説明を省略する。
及び方法を実現するコンピュータ・システムが示され
る。プロセッサ１０２はシステム・バス１０４に接続さ
れ、システム・バスには更にメモリ１０６が接続され
る。メモリはデータ１０８、アプリケーション・プログ
ラム１１０及びオペレーティング・システム（ＯＳ）１
１２のための空間を有する。バス１０４にはグラフィッ
クス・ディスプレイ・サブシステム１１４も接続され、
このサブシステムは表示装置１１６上にグラフィックス
・イメージを提供する。入出力サブシステム１１８は直
接アクセス記憶装置（ＤＡＳＤ）１２０、カーソル制御
装置１２２、キーボード１２４、及びフロッピー・ディ
スク・ドライブ１２６との間のデータ・フローを制御す
る。図１に関連して述べられるコンピュータ・システム
は、既知のコンポーネントを有するので、ここではこれ
以上の説明を省略する。
【００１９】有限状態マシン２００が図２に図表形式で
示される。頂点Ａ乃至Ｍは状態、及び適切な入力が発生
したときのある状態から別の状態への遷移の有効エッジ
に対応する。出力は現状態だけの関数である。他の有限
状態マシンは、現状態及び入力の関数である出力を有し
うる。これらはミーリー（Mealy）・モデルとして知ら
れている。
示される。頂点Ａ乃至Ｍは状態、及び適切な入力が発生
したときのある状態から別の状態への遷移の有効エッジ
に対応する。出力は現状態だけの関数である。他の有限
状態マシンは、現状態及び入力の関数である出力を有し
うる。これらはミーリー（Mealy）・モデルとして知ら
れている。
【００２０】有限状態マシンは図３に示されるように、
組合わせ部分と順次部分とに分けることにより実現され
る。組合わせコンポーネント３０２は、プログラマブル
・ロジック・アレイまたはランダム論理の集合などの決
まった構造である。フリップ・フロップ３０４、３０
６．．．３１０は、状態情報を記憶するために使用され
る。
組合わせ部分と順次部分とに分けることにより実現され
る。組合わせコンポーネント３０２は、プログラマブル
・ロジック・アレイまたはランダム論理の集合などの決
まった構造である。フリップ・フロップ３０４、３０
６．．．３１０は、状態情報を記憶するために使用され
る。
【００２１】状態符号化の１形式が１ホット符号化（on
e-hot coding）として知られる。３０４などの１個のフ
リップ・フロップが、有限状態マシン２００の各状態に
割当てられる。この形式の符号化は、効率的な技法が開
発される以前は、大規模なＦＳＭにおいて使用された
が、フリップ・フロップの数が状態の数に比例して増加
するために、今日ではもはや広範には使用されない。
e-hot coding）として知られる。３０４などの１個のフ
リップ・フロップが、有限状態マシン２００の各状態に
割当てられる。この形式の符号化は、効率的な技法が開
発される以前は、大規模なＦＳＭにおいて使用された
が、フリップ・フロップの数が状態の数に比例して増加
するために、今日ではもはや広範には使用されない。
【００２２】符号化技法を使用することにより、ＦＳＭ
２００の状態を符号化するための最小数のフリップ・フ
ロップ３０４乃至３１０が、次の公式により与えられ
る。
２００の状態を符号化するための最小数のフリップ・フ
ロップ３０４乃至３１０が、次の公式により与えられ
る。
【数１】Ｎb＝「log2 Ｓ」 （１）
【００２３】ここで、Ｓは状態数、Ｎbはこれらの状態
を符号化するためのフリップ・フロップの数である。
を符号化するためのフリップ・フロップの数である。
【００２４】最小数の状態フリップ・フロップを用いＦ
ＳＭを符号化する幾つかの技法が開発された。早期の技
法は、小規模のマシンだけしか符号化できない。１９８
５年に、De Micheliは、記号最小化を用いてより大規模
なマシンの符号化を可能にするＫＩＳＳ技法を提案し
た。改善が達成され、多くの他の技法が開発された。記
号最小化を用いるほとんどの技法は、積項の数が減少す
れば、最小数のフリップ・フロップよりも多くを許可す
る。状態割当て技法の１つの重要な特徴は、これらが２
レベルまたは多重レベル論理のどちらをターゲットとす
るかである。２レベル論理網をターゲットとする技法
は、積項の数を最小化しようとする。それに対して多重
レベル技法は、論理合成プログラムが何を実行するかを
予測しようと試み、合成の間に実行される論理削減を利
用して状態符号化を割当てる。
ＳＭを符号化する幾つかの技法が開発された。早期の技
法は、小規模のマシンだけしか符号化できない。１９８
５年に、De Micheliは、記号最小化を用いてより大規模
なマシンの符号化を可能にするＫＩＳＳ技法を提案し
た。改善が達成され、多くの他の技法が開発された。記
号最小化を用いるほとんどの技法は、積項の数が減少す
れば、最小数のフリップ・フロップよりも多くを許可す
る。状態割当て技法の１つの重要な特徴は、これらが２
レベルまたは多重レベル論理のどちらをターゲットとす
るかである。２レベル論理網をターゲットとする技法
は、積項の数を最小化しようとする。それに対して多重
レベル技法は、論理合成プログラムが何を実行するかを
予測しようと試み、合成の間に実行される論理削減を利
用して状態符号化を割当てる。
【００２５】記号最小化は今日の多くの状態割当て技法
に組込まれる。様々な状態割当てが試行された後に多く
のブール削減を実行するのではなく、最初に記号最小化
が１度実行される。記号最小化の結果は制限マトリック
スであり、これは最小数の積項が所望される場合に状態
符号化の制限を指定する。一般に、最小数の状態フリッ
プ・フロップにより、全ての制限を満足することは可能
でない。状態フリップ・フロップの数が増加されるか、
残りの全ての制限を満たす状態符号化のセットが獲得さ
れるまで、制限が１つずつ排除される。
に組込まれる。様々な状態割当てが試行された後に多く
のブール削減を実行するのではなく、最初に記号最小化
が１度実行される。記号最小化の結果は制限マトリック
スであり、これは最小数の積項が所望される場合に状態
符号化の制限を指定する。一般に、最小数の状態フリッ
プ・フロップにより、全ての制限を満足することは可能
でない。状態フリップ・フロップの数が増加されるか、
残りの全ての制限を満たす状態符号化のセットが獲得さ
れるまで、制限が１つずつ排除される。
【００２６】技法が何であれ、有限状態マシンに対して
要求される総シリコン面積の縮小が、これらの従来技法
の通常の目標である。
要求される総シリコン面積の縮小が、これらの従来技法
の通常の目標である。
【００２７】ＣＭＯＳ素子における消費電力の好適な予
測子（Predictor）は、次の方程式により与えられる。
測子（Predictor）は、次の方程式により与えられる。
【数２】Ｐ＝ＣＶ2ｆ （２）
【００２８】ここで、Ｃは負荷容量、Ｖは電源電圧、ｆ
はスイッチング周波数である。
はスイッチング周波数である。
【００２９】本発明はＦＳＭ１００内のスイッチング周
波数を低減する。スイッチングの主な要因を次に示す。 １．状態フリップ・フロップ及びクロック・ドライバ スイッチング動作のこの要因は、状態を式（１）により
与えられる最小数の状態フリップ・フロップにより常に
符号化することにより、最小化される。 ２．出力マッピング論理 出力符号化が予め定義されるが、状態符号化は遷移回数
に小さな影響を有しうる。 ３．状態遷移論理 この論理は状態フリップ・フロップの変化回数を決定
し、状態割当て技術により直接制御される。１状態ビッ
トだけが変化する状態割当て（グレー・コード）が最適
であるが、これは大規模な実際の有限状態マシンでは、
ほとんど獲得され得ない。次にどの状態遷移が複数変化
を有すべきかが問題となる。
波数を低減する。スイッチングの主な要因を次に示す。 １．状態フリップ・フロップ及びクロック・ドライバ スイッチング動作のこの要因は、状態を式（１）により
与えられる最小数の状態フリップ・フロップにより常に
符号化することにより、最小化される。 ２．出力マッピング論理 出力符号化が予め定義されるが、状態符号化は遷移回数
に小さな影響を有しうる。 ３．状態遷移論理 この論理は状態フリップ・フロップの変化回数を決定
し、状態割当て技術により直接制御される。１状態ビッ
トだけが変化する状態割当て（グレー・コード）が最適
であるが、これは大規模な実際の有限状態マシンでは、
ほとんど獲得され得ない。次にどの状態遷移が複数変化
を有すべきかが問題となる。
【００３０】全ての状態遷移確率が等しい訳ではなく、
最も高い確率を有する遷移における複数の変化を最小化
するように、優先順位が与えられる。これらの確率の獲
得については、次のセクションで述べられる。更に、実
施面積の著しい増大は許容されるべきではない。これは
縮小された面積に対する符号化制限数を最大化する一方
で、スイッチング動作に対する次のコスト関数Ａを最小
化することにより達成される。
最も高い確率を有する遷移における複数の変化を最小化
するように、優先順位が与えられる。これらの確率の獲
得については、次のセクションで述べられる。更に、実
施面積の著しい増大は許容されるべきではない。これは
縮小された面積に対する符号化制限数を最大化する一方
で、スイッチング動作に対する次のコスト関数Ａを最小
化することにより達成される。
【数３】
【００３１】ここで、Ｄi,jは状態ｉと状態ｊの符号化
の間で異なるビット数、Ｆi,jは状態ｉから状態ｊへの
遷移確率である。
の間で異なるビット数、Ｆi,jは状態ｉから状態ｊへの
遷移確率である。
【００３２】類似のコスト関数が他の状態割当てプログ
ラムでも使用される。幾つかの従来技法では、状態間の
遷移確率を提供するマトリックスＦを使用するのではな
く、多重レベル論理網で実施されるときに論理節約に関
連する重みマトリックスを使用する。各技法は重みマト
リックスを別様に構成し、結果のコスト関数を別様に解
く。
ラムでも使用される。幾つかの従来技法では、状態間の
遷移確率を提供するマトリックスＦを使用するのではな
く、多重レベル論理網で実施されるときに論理節約に関
連する重みマトリックスを使用する。各技法は重みマト
リックスを別様に構成し、結果のコスト関数を別様に解
く。
【００３３】スイッチング動作コスト関数を最小化し、
満足される符号化制限の数を最大化する２つの目標を達
成することは、状況を複雑にする。
満足される符号化制限の数を最大化する２つの目標を達
成することは、状況を複雑にする。
【００３４】状態テーブルは、次の状態、及び任意の次
の状態及び入力組合わせに対応する出力をリストする。
現状態割当て技法は状態テーブルを要求するだけであ
り、状態割当てに続く合成ステップに関する特定の情報
を任意選択的に要求する。最小スイッチング動作の目標
を満足するために、本発明のシステム及び方法は、入力
データの非常に重要な追加セットを要求する。状態テー
ブル内のあらゆる遷移の確率が知られていなければなら
ない。ほとんどのマシンでは、これらの確率には事実上
の差が存在する。高い確率パスは通常のオペレーション
状態に対応し、低い確率パスは稀なオペレーション、例
外、またはエラー処理シーケンスに対応する。本発明は
高い確率パスの遷移を最小化することを、より重要視す
るものである。
の状態及び入力組合わせに対応する出力をリストする。
現状態割当て技法は状態テーブルを要求するだけであ
り、状態割当てに続く合成ステップに関する特定の情報
を任意選択的に要求する。最小スイッチング動作の目標
を満足するために、本発明のシステム及び方法は、入力
データの非常に重要な追加セットを要求する。状態テー
ブル内のあらゆる遷移の確率が知られていなければなら
ない。ほとんどのマシンでは、これらの確率には事実上
の差が存在する。高い確率パスは通常のオペレーション
状態に対応し、低い確率パスは稀なオペレーション、例
外、またはエラー処理シーケンスに対応する。本発明は
高い確率パスの遷移を最小化することを、より重要視す
るものである。
【００３５】図４は本発明のシステム及び方法を使用す
る設計フローを示す。設計がステップ４０２で高レベル
設計言語により記述され、状態テーブルが生成される
と、ステップ４０４でシミュレートされて検証される。
消費電力が重要となる状況を表すこれらのシミュレーシ
ョン・テスト・ケースまたはベクトルにおいて、各状態
遷移がステップ４０６で記録される。検証プロセスの終
りに、状態図の各遷移はそれに関する確率を有し、重み
付けされた状態図が生成される（ステップ４０８）。状
態遷移データを収集する厳密な方法はシミュレータに依
存するが、ほとんどのシミュレータがこの情報を提供す
る。遷移情報が獲得されると、ステップ４１０で状態割
当てが開始する。ここで、同時に考慮されなければなら
ない２つの目標が存在する。式（３）により与えられる
コスト関数は、スイッチング動作を低減するために最小
化され、面積を縮小するために、最大数の記号符号化制
限を満足しなければならない。
る設計フローを示す。設計がステップ４０２で高レベル
設計言語により記述され、状態テーブルが生成される
と、ステップ４０４でシミュレートされて検証される。
消費電力が重要となる状況を表すこれらのシミュレーシ
ョン・テスト・ケースまたはベクトルにおいて、各状態
遷移がステップ４０６で記録される。検証プロセスの終
りに、状態図の各遷移はそれに関する確率を有し、重み
付けされた状態図が生成される（ステップ４０８）。状
態遷移データを収集する厳密な方法はシミュレータに依
存するが、ほとんどのシミュレータがこの情報を提供す
る。遷移情報が獲得されると、ステップ４１０で状態割
当てが開始する。ここで、同時に考慮されなければなら
ない２つの目標が存在する。式（３）により与えられる
コスト関数は、スイッチング動作を低減するために最小
化され、面積を縮小するために、最大数の記号符号化制
限を満足しなければならない。
【００３６】最も頻繁な状態遷移に関わる状態が最初に
符号化される。幸いにも符号化の初めには、記号符号化
制限を満たすことが一般に容易である。この方法の主な
ステップを次に示す。 ステップ１．状態テーブル遷移確率がシミュレーション
または分析により獲得される。必要に応じて、面積に関
するより効率的な符号化を可能にするように、非常に低
い確率の遷移が０の確率を有するように見なされる。 ステップ２．記号最小化が実行される。このステップ
は、制限マトリックスを生成する。全ての制限を満足す
ると、最小の２レベル論理が生成される。 ステップ３．最も有望な一連の状態遷移を提供する状態
連鎖が構成される。最も高い確率の遷移から開始し、連
鎖の終りの状態の１つに隣接する状態を、連鎖に追加す
る。新たな状態が存在しなくなるまで、或いは最大確率
の残りの遷移が、既に連鎖内の状態に向かうまで継続さ
れる。第２の場合では、状態を連鎖内に含む。図５は、
図２のＦＳＭ２００の状態連鎖５０２、５０４の例を示
す。この例では、重みが１０より大きな遷移だけが、こ
れらの連鎖を形成するときに使用される。既に符号化さ
れた状態は、可能であれば、連鎖間の状態ビット変化の
数を最小化するために、連鎖の先頭または末尾として使
用される。これは符号化プロセスを導くために状態連鎖
を使用する他の技法との大きな違いである。 ステップ４．状態連鎖がそれらが生成された順序で符号
化され、最も有望な連鎖が最初に符号化される。連鎖の
１番目の状態が符号化されない場合、コードが選択され
る。
符号化される。幸いにも符号化の初めには、記号符号化
制限を満たすことが一般に容易である。この方法の主な
ステップを次に示す。 ステップ１．状態テーブル遷移確率がシミュレーション
または分析により獲得される。必要に応じて、面積に関
するより効率的な符号化を可能にするように、非常に低
い確率の遷移が０の確率を有するように見なされる。 ステップ２．記号最小化が実行される。このステップ
は、制限マトリックスを生成する。全ての制限を満足す
ると、最小の２レベル論理が生成される。 ステップ３．最も有望な一連の状態遷移を提供する状態
連鎖が構成される。最も高い確率の遷移から開始し、連
鎖の終りの状態の１つに隣接する状態を、連鎖に追加す
る。新たな状態が存在しなくなるまで、或いは最大確率
の残りの遷移が、既に連鎖内の状態に向かうまで継続さ
れる。第２の場合では、状態を連鎖内に含む。図５は、
図２のＦＳＭ２００の状態連鎖５０２、５０４の例を示
す。この例では、重みが１０より大きな遷移だけが、こ
れらの連鎖を形成するときに使用される。既に符号化さ
れた状態は、可能であれば、連鎖間の状態ビット変化の
数を最小化するために、連鎖の先頭または末尾として使
用される。これは符号化プロセスを導くために状態連鎖
を使用する他の技法との大きな違いである。 ステップ４．状態連鎖がそれらが生成された順序で符号
化され、最も有望な連鎖が最初に符号化される。連鎖の
１番目の状態が符号化されない場合、コードが選択され
る。
【００３７】残りの状態は、コード間の状態ビット変化
の数を最小化する分岐限定法（branch and bound metho
d）を用いて符号化される。最小数の状態ビット変化の
下限は、連鎖長及び連鎖の最初と最後の状態間のハミン
グ距離（但し両者が符号化される場合）にもとづき計算
される。下限が決定されると、連鎖内の各連続状態に対
して、以前のコードから最小のハミング距離を有し、符
号化制限に違反しない未使用のコードが割当てられる。
このプロセスは、連鎖内の全ての状態が符号化されるま
で継続される。解が得られ、これが下限に等しいと、こ
の解はこの連鎖において可能な最適な符号化の１つであ
るに違いなく、符号化は終了する。そうでない場合、今
までの最良の解の結果が記憶され、他のコードを試行す
る後戻り（backtracking）プロセスが開始される。これ
までの最良の解よりも多くの状態ビット変化を有する探
索樹の分岐が放棄される。結果的に、下限に合致する解
が見い出されるか、最良の使用可能な解が識別される。
の数を最小化する分岐限定法（branch and bound metho
d）を用いて符号化される。最小数の状態ビット変化の
下限は、連鎖長及び連鎖の最初と最後の状態間のハミン
グ距離（但し両者が符号化される場合）にもとづき計算
される。下限が決定されると、連鎖内の各連続状態に対
して、以前のコードから最小のハミング距離を有し、符
号化制限に違反しない未使用のコードが割当てられる。
このプロセスは、連鎖内の全ての状態が符号化されるま
で継続される。解が得られ、これが下限に等しいと、こ
の解はこの連鎖において可能な最適な符号化の１つであ
るに違いなく、符号化は終了する。そうでない場合、今
までの最良の解の結果が記憶され、他のコードを試行す
る後戻り（backtracking）プロセスが開始される。これ
までの最良の解よりも多くの状態ビット変化を有する探
索樹の分岐が放棄される。結果的に、下限に合致する解
が見い出されるか、最良の使用可能な解が識別される。
【００３８】状態連鎖に対応して、記号最小化により与
えられる全ての符号化制限に適合しない符号化は存在し
得ない。
えられる全ての符号化制限に適合しない符号化は存在し
得ない。
【００３９】完全な連鎖が符号化されると、連鎖内の状
態の符号化は取り消されない。結果として全ての連鎖が
符号化される。連鎖は有限状態マシン内の頻繁に使用さ
れる状態に対応するので、連鎖符号化の後に、稀に使用
される状態が取り残されうる。これらの状態は、それら
が関係する符号化制限の数の多い順に記憶される。次
に、最大数の符号化制限だけを満足する最適な割当てを
見い出すために、別の分岐限定探索が実行される。前と
同様に、符号化が可能になるまで、符号化制限が１つず
つ排除される。
態の符号化は取り消されない。結果として全ての連鎖が
符号化される。連鎖は有限状態マシン内の頻繁に使用さ
れる状態に対応するので、連鎖符号化の後に、稀に使用
される状態が取り残されうる。これらの状態は、それら
が関係する符号化制限の数の多い順に記憶される。次
に、最大数の符号化制限だけを満足する最適な割当てを
見い出すために、別の分岐限定探索が実行される。前と
同様に、符号化が可能になるまで、符号化制限が１つず
つ排除される。
【００４０】状態割当てが完了すると、既知の技術を用
いて、論理合成４１２が実行される。こうした技術は本
発明には重要でない。
いて、論理合成４１２が実行される。こうした技術は本
発明には重要でない。
【００４１】ＲＩＳＣプロセッサ制御装置が、本発明の
システム及び方法のためのプラットフォームとして使用
される。
システム及び方法のためのプラットフォームとして使用
される。
【００４２】テスト・ケースとして使用されるＲＩＳＣ
プロセッサのバージョンは、５５状態を有する適度なサ
イズの有限状態マシンであり、厳格な状態割当て方法に
は大き過ぎる。デフォルト・パラメータが状態割当て及
び合成のために使用される。最初に、有限状態マシンは
ロジックＩＩＩ記述言語により記述される。１つの状態
割当てが記号状態割当て技法を用いて実行される。別の
状態割当てが、命令頻度から計算される遷移確率を用い
て実行される。第３の状態割当てが遷移確率を用いない
で実行される。
プロセッサのバージョンは、５５状態を有する適度なサ
イズの有限状態マシンであり、厳格な状態割当て方法に
は大き過ぎる。デフォルト・パラメータが状態割当て及
び合成のために使用される。最初に、有限状態マシンは
ロジックＩＩＩ記述言語により記述される。１つの状態
割当てが記号状態割当て技法を用いて実行される。別の
状態割当てが、命令頻度から計算される遷移確率を用い
て実行される。第３の状態割当てが遷移確率を用いない
で実行される。
【００４３】図４に関連して示される方法の状態割当て
ステップ４１０について、図６乃至図８を参照しながら
詳細に述べることにする。
ステップ４１０について、図６乃至図８を参照しながら
詳細に述べることにする。
【００４４】状態テーブル遷移確率がステップ６０２
で、ステップ４０４のシミュレーション（図４参照）か
ら、或いはステップ６０３におけるステップ４０２（図
４参照）で開発された高レベル設計の分析により、開発
されなければならない。
で、ステップ４０４のシミュレーション（図４参照）か
ら、或いはステップ６０３におけるステップ４０２（図
４参照）で開発された高レベル設計の分析により、開発
されなければならない。
【００４５】符号化効率を改善するために、所定値未満
の重み付け確率を有する遷移が０確率を有すると見なさ
れるようにしきい値が設定される。例えば、１０未満の
任意の重み付け確率は０と見なされる。記号最小化がス
テップ６０４で実行されて、制限マトリックスが生成さ
れる。制限マトリックスにおける制限を満足すると、最
小の２レベル論理が生成される。最も高い確率を有する
状態遷移が、状態連鎖の開始ポイントを定義するために
使用される（ステップ６０６）。例えば、図５におい
て、状態連鎖５０２は遷移Ｅ−Ａ−Ｂ−Ｃ−Ｄ−Ｅを示
し、これらは全て少なくとも８０の確率を有する。それ
に対して、状態遷移Ｈ−Ｅは確率１３を有する。従っ
て、Ｅ−Ａ−Ｂ−Ｃ−Ｄ−Ｅ状態連鎖は、一連の高い状
態遷移確率を有する。遷移Ｅ−Ａは最も高い確率を有
し、状態Ｅは新たな連鎖の開始ポイントとして選択され
る（ステップ６０８）。常に状態Ｅから状態Ａへの遷移
が存在するので、状態Ｅの後の次の状態は状態Ａであ
り、状態Ａが状態連鎖に追加される（ステップ６１
０）。状態Ａからの最も有望な遷移は、各々が重み付け
確率１０を有するＡ−ＦまたはＡ−Ｊに比較し、それよ
りも大きな重み付け確率８０を有するＡ−Ｂとなる。追
加の状態Ｂ、Ｃ、Ｄ及びＥが、図２及び図５から理解さ
れるように、状態連鎖５０２として使用可能となる（ス
テップ６１２）。各新たな状態が連鎖に追加されると、
プロセスはステップ６１２からステップ６０８にループ
し、現状態連鎖の全ての状態に遭遇するまで継続し、こ
の時点で、プロセスはブロック６０６の入力に復帰し、
新たな状態連鎖を開始しうる状態が存在するかどうかを
判断する。存在する場合には、新たな連鎖に対してステ
ップ６０８、６１０及び６１２が繰返され、新たな状態
連鎖を開始しうる状態が存在しない場合には、プロセス
は状態連鎖が構成されたことを示し（ステップ６１
４）、状態連鎖の符号化に移行する。
の重み付け確率を有する遷移が０確率を有すると見なさ
れるようにしきい値が設定される。例えば、１０未満の
任意の重み付け確率は０と見なされる。記号最小化がス
テップ６０４で実行されて、制限マトリックスが生成さ
れる。制限マトリックスにおける制限を満足すると、最
小の２レベル論理が生成される。最も高い確率を有する
状態遷移が、状態連鎖の開始ポイントを定義するために
使用される（ステップ６０６）。例えば、図５におい
て、状態連鎖５０２は遷移Ｅ−Ａ−Ｂ−Ｃ−Ｄ−Ｅを示
し、これらは全て少なくとも８０の確率を有する。それ
に対して、状態遷移Ｈ−Ｅは確率１３を有する。従っ
て、Ｅ−Ａ−Ｂ−Ｃ−Ｄ−Ｅ状態連鎖は、一連の高い状
態遷移確率を有する。遷移Ｅ−Ａは最も高い確率を有
し、状態Ｅは新たな連鎖の開始ポイントとして選択され
る（ステップ６０８）。常に状態Ｅから状態Ａへの遷移
が存在するので、状態Ｅの後の次の状態は状態Ａであ
り、状態Ａが状態連鎖に追加される（ステップ６１
０）。状態Ａからの最も有望な遷移は、各々が重み付け
確率１０を有するＡ−ＦまたはＡ−Ｊに比較し、それよ
りも大きな重み付け確率８０を有するＡ−Ｂとなる。追
加の状態Ｂ、Ｃ、Ｄ及びＥが、図２及び図５から理解さ
れるように、状態連鎖５０２として使用可能となる（ス
テップ６１２）。各新たな状態が連鎖に追加されると、
プロセスはステップ６１２からステップ６０８にループ
し、現状態連鎖の全ての状態に遭遇するまで継続し、こ
の時点で、プロセスはブロック６０６の入力に復帰し、
新たな状態連鎖を開始しうる状態が存在するかどうかを
判断する。存在する場合には、新たな連鎖に対してステ
ップ６０８、６１０及び６１２が繰返され、新たな状態
連鎖を開始しうる状態が存在しない場合には、プロセス
は状態連鎖が構成されたことを示し（ステップ６１
４）、状態連鎖の符号化に移行する。
【００４６】状態連鎖はそれらが生成された順に符号化
され、低い確率の状態連鎖より先に、最も高い確率の状
態連鎖が符号化される（ステップ６１８）。
され、低い確率の状態連鎖より先に、最も高い確率の状
態連鎖が符号化される（ステップ６１８）。
【００４７】分岐限定法は、コード間の状態ビット変化
の数を最小化するために使用される。最小数の状態ビッ
ト変化の下限は、連鎖長及び連鎖の最初と最後の状態間
のハミング・コード距離にもとづき計算される（ステッ
プ６２０）。
の数を最小化するために使用される。最小数の状態ビッ
ト変化の下限は、連鎖長及び連鎖の最初と最後の状態間
のハミング・コード距離にもとづき計算される（ステッ
プ６２０）。
【００４８】次にステップ６２２で、ステップ６０４で
生成された制限マトリックスから、最も多数の制限を満
たす最小数の状態ビット変化を有する連鎖符号化を見い
出すために、分岐限定再帰探索が実行される。全ての状
態連鎖が符号化されるまで（ステップ６２４）、プロセ
スは次に有望な符号化状態連鎖を求めてステップ６１８
の初めにループし、確率の降順に各追加の連鎖に対し
て、ステップ６１８、６２０、６２２及び６２４を繰返
す。全ての状態連鎖が構成されると、プロセスは残りの
状態の符号化に移行する（ステップ６２６）。
生成された制限マトリックスから、最も多数の制限を満
たす最小数の状態ビット変化を有する連鎖符号化を見い
出すために、分岐限定再帰探索が実行される。全ての状
態連鎖が符号化されるまで（ステップ６２４）、プロセ
スは次に有望な符号化状態連鎖を求めてステップ６１８
の初めにループし、確率の降順に各追加の連鎖に対し
て、ステップ６１８、６２０、６２２及び６２４を繰返
す。全ての状態連鎖が構成されると、プロセスは残りの
状態の符号化に移行する（ステップ６２６）。
【００４９】全ての状態連鎖が符号化されると、稀に使
用される状態が取り残される。これらの状態は、多くの
符号化制限に現れるものから整理される（ステップ６２
８）。分岐限定探索は、最大数の符号化制限だけを満足
する最適な割当てを見い出すために実行され、符号化が
可能になるまで符号化制限が１つずつ排除される。使用
コードがステップ６３０で状態に割当てられ、ステップ
６３２で、全ての状態が符号化されたかどうかが判断さ
れる。否定の場合、プロセスはステップ６２８の初めに
ループし、全ての状態が符号化されるまで、ステップ６
２８、６３０及び６３２を繰返し、この時点でプロセス
はステップ６３４で終了する。
用される状態が取り残される。これらの状態は、多くの
符号化制限に現れるものから整理される（ステップ６２
８）。分岐限定探索は、最大数の符号化制限だけを満足
する最適な割当てを見い出すために実行され、符号化が
可能になるまで符号化制限が１つずつ排除される。使用
コードがステップ６３０で状態に割当てられ、ステップ
６３２で、全ての状態が符号化されたかどうかが判断さ
れる。否定の場合、プロセスはステップ６２８の初めに
ループし、全ての状態が符号化されるまで、ステップ６
２８、６３０及び６３２を繰返し、この時点でプロセス
はステップ６３４で終了する。
【００５０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５１】（１）最小消費電力を達成する有限状態マ
シンを設計するシステムであって、前記有限状態マシン
の状態間の遷移の１つ以上の状態テーブル遷移確率を決
定する手段と、最小面積設計を生成する制限を識別する
制限マトリックスを生成する手段と、最も高い確率の状
態テーブル遷移を有する１つ以上の状態連鎖を構成する
手段と、最小消費電力有限状態マシンを生成するため
に、各前記状態連鎖の設計を確率順に実現する手段と、
を含む、システム。 （２）第１のしきい値より小さな確率値を有する１つ以
上の遷移に、所定の確率値を割当てる手段を含む、前記
（１）記載のシステム。 （３）前記有限状態マシンの効率的な設計を可能にする
ために、前記所定の確率値が０である、前記（２）記載
のシステム。 （４）制限マトリックスを生成する前記手段が、論理設
計の記号最小化のための手段を含む、前記（１）記載の
システム。 （５）１つ以上の状態連鎖を構成する前記手段が、第２
のしきい値よりも大きな遷移確率を有する状態を前記状
態連鎖の１つの終りに接続する手段を含む、上記（１）
記載のシステム。 （６）最小消費電力を達成する有限状態マシンを設計す
る方法であって、前記有限状態マシンの状態間の遷移の
１つ以上の状態テーブル遷移確率を決定するステップ
と、最小面積設計を生成する制限を識別する制限マトリ
ックスを生成するステップと、最も高い確率の状態テー
ブル遷移を有する１つ以上の状態連鎖を構成するステッ
プと、各前記状態連鎖の設計を確率順に実現するステッ
プと、を含む、方法。 （７）第１のしきい値より小さな確率値を有する１つ以
上の遷移に、所定の確率値を割当てるステップを含む、
前記（６）記載の方法。 （８）前記有限状態マシンの効率的な設計を可能にする
ために、前記所定の確率値が０である、前記（７）記載
の方法。 （９）制限マトリックスを生成する前記ステップが、前
記有限状態マシンの面積を縮小するために、論理設計を
最小化するステップを含む、前記（６）記載の方法。 （１０）１つ以上の状態連鎖を構成する前記ステップ
が、第２のしきい値よりも大きな遷移確率を有する状態
を前記状態連鎖の１つの終りに接続するステップを含
む、前記（６）記載の方法。 （１１）前記（１）の方法により製作される低消費電力
を有する有限状態マシン。 （１２）デジタル論理システムの消費電力を最小化する
システムであって、前記デジタル論理システムの状態間
の遷移の１つ以上の状態テーブル遷移確率を決定する手
段と、前記デジタル論理システムの面積を最小化する制
限を識別する制限マトリックスを生成する手段と、最も
高い確率の状態テーブル遷移を有する１つ以上の論理回
路をシミュレートする手段と、各前記論理回路を確率順
に実現する手段と、を含む、システム。 （３）第１のしきい値より小さな確率値を有する１つ以
上の遷移に、所定の確率値を割当てる手段を含む、前記
（１２）記載のシステム。 （４）前記デジタル論理システムの効率的な設計を可能
にするために、前記所定の確率値が０である、前記（１
３）記載のシステム。 （１５）制限マトリックスを生成する前記手段が、論理
設計の記号最小化のための手段を含む、前記（１２）記
載のシステム。 （１６）制限マトリックスを生成する前記手段が、第２
のしきい値よりも大きな遷移確率を有する回路を前記論
理回路の１つの終りに接続する手段を含む、前記（１
２）記載のシステム。 （１７）デジタル論理システムの消費電力を最小化する
方法であって、前記デジタル論理システムの状態間の遷
移の１つ以上の状態テーブル遷移確率を決定するステッ
プと、前記デジタル論理システムの最小面積を生成する
制限を識別する制限マトリックスを生成するステップ
と、最も高い確率の状態テーブル遷移を有する１つ以上
の論理回路を構成するステップと、各前記論理回路の設
計を確率順に実現するステップと、を含む、方法。 （１８）第１のしきい値より小さな確率値を有する１つ
以上の遷移に、所定の確率値を割当てるステップを含
む、前記（１７）記載の方法。 （１９）前記デジタル論理システムの効率的な設計を可
能にするために、前記所定の確率値が０である、前記
（１８）記載の方法。 （２０）制限マトリックスを生成する前記ステップが、
論理設計を最小化するステップを含む、前記（１７）記
載の方法。 （２１）１つ以上の論理回路を構成する前記ステップ
が、第２のしきい値よりも大きな遷移確率を有する回路
を前記論理回路の１つの終りに接続するステップを含
む、前記（１７）記載の方法。
シンを設計するシステムであって、前記有限状態マシン
の状態間の遷移の１つ以上の状態テーブル遷移確率を決
定する手段と、最小面積設計を生成する制限を識別する
制限マトリックスを生成する手段と、最も高い確率の状
態テーブル遷移を有する１つ以上の状態連鎖を構成する
手段と、最小消費電力有限状態マシンを生成するため
に、各前記状態連鎖の設計を確率順に実現する手段と、
を含む、システム。 （２）第１のしきい値より小さな確率値を有する１つ以
上の遷移に、所定の確率値を割当てる手段を含む、前記
（１）記載のシステム。 （３）前記有限状態マシンの効率的な設計を可能にする
ために、前記所定の確率値が０である、前記（２）記載
のシステム。 （４）制限マトリックスを生成する前記手段が、論理設
計の記号最小化のための手段を含む、前記（１）記載の
システム。 （５）１つ以上の状態連鎖を構成する前記手段が、第２
のしきい値よりも大きな遷移確率を有する状態を前記状
態連鎖の１つの終りに接続する手段を含む、上記（１）
記載のシステム。 （６）最小消費電力を達成する有限状態マシンを設計す
る方法であって、前記有限状態マシンの状態間の遷移の
１つ以上の状態テーブル遷移確率を決定するステップ
と、最小面積設計を生成する制限を識別する制限マトリ
ックスを生成するステップと、最も高い確率の状態テー
ブル遷移を有する１つ以上の状態連鎖を構成するステッ
プと、各前記状態連鎖の設計を確率順に実現するステッ
プと、を含む、方法。 （７）第１のしきい値より小さな確率値を有する１つ以
上の遷移に、所定の確率値を割当てるステップを含む、
前記（６）記載の方法。 （８）前記有限状態マシンの効率的な設計を可能にする
ために、前記所定の確率値が０である、前記（７）記載
の方法。 （９）制限マトリックスを生成する前記ステップが、前
記有限状態マシンの面積を縮小するために、論理設計を
最小化するステップを含む、前記（６）記載の方法。 （１０）１つ以上の状態連鎖を構成する前記ステップ
が、第２のしきい値よりも大きな遷移確率を有する状態
を前記状態連鎖の１つの終りに接続するステップを含
む、前記（６）記載の方法。 （１１）前記（１）の方法により製作される低消費電力
を有する有限状態マシン。 （１２）デジタル論理システムの消費電力を最小化する
システムであって、前記デジタル論理システムの状態間
の遷移の１つ以上の状態テーブル遷移確率を決定する手
段と、前記デジタル論理システムの面積を最小化する制
限を識別する制限マトリックスを生成する手段と、最も
高い確率の状態テーブル遷移を有する１つ以上の論理回
路をシミュレートする手段と、各前記論理回路を確率順
に実現する手段と、を含む、システム。 （３）第１のしきい値より小さな確率値を有する１つ以
上の遷移に、所定の確率値を割当てる手段を含む、前記
（１２）記載のシステム。 （４）前記デジタル論理システムの効率的な設計を可能
にするために、前記所定の確率値が０である、前記（１
３）記載のシステム。 （１５）制限マトリックスを生成する前記手段が、論理
設計の記号最小化のための手段を含む、前記（１２）記
載のシステム。 （１６）制限マトリックスを生成する前記手段が、第２
のしきい値よりも大きな遷移確率を有する回路を前記論
理回路の１つの終りに接続する手段を含む、前記（１
２）記載のシステム。 （１７）デジタル論理システムの消費電力を最小化する
方法であって、前記デジタル論理システムの状態間の遷
移の１つ以上の状態テーブル遷移確率を決定するステッ
プと、前記デジタル論理システムの最小面積を生成する
制限を識別する制限マトリックスを生成するステップ
と、最も高い確率の状態テーブル遷移を有する１つ以上
の論理回路を構成するステップと、各前記論理回路の設
計を確率順に実現するステップと、を含む、方法。 （１８）第１のしきい値より小さな確率値を有する１つ
以上の遷移に、所定の確率値を割当てるステップを含
む、前記（１７）記載の方法。 （１９）前記デジタル論理システムの効率的な設計を可
能にするために、前記所定の確率値が０である、前記
（１８）記載の方法。 （２０）制限マトリックスを生成する前記ステップが、
論理設計を最小化するステップを含む、前記（１７）記
載の方法。 （２１）１つ以上の論理回路を構成する前記ステップ
が、第２のしきい値よりも大きな遷移確率を有する回路
を前記論理回路の１つの終りに接続するステップを含
む、前記（１７）記載の方法。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
状態遷移確率及び論理最小化技法を用い、低消費電力の
論理回路を生成するシステム及び方法により、半導体チ
ップ構造内で実現される有限状態マシンの消費電力を低
減することができる。論理回路の消費電力の低減に関連
するバッテリの長寿命化、動作時間の延長、バッテリの
軽量化などの通常の利点に加え、これらの消費電力の低
減化回路に対応して生産されるバッテリのために必要な
天然資源に対する要求の軽減、及び廃棄されるバッテリ
の数の低減、それによる固体廃棄物問題の軽減などの環
境面での利点も得ることができる。
状態遷移確率及び論理最小化技法を用い、低消費電力の
論理回路を生成するシステム及び方法により、半導体チ
ップ構造内で実現される有限状態マシンの消費電力を低
減することができる。論理回路の消費電力の低減に関連
するバッテリの長寿命化、動作時間の延長、バッテリの
軽量化などの通常の利点に加え、これらの消費電力の低
減化回路に対応して生産されるバッテリのために必要な
天然資源に対する要求の軽減、及び廃棄されるバッテリ
の数の低減、それによる固体廃棄物問題の軽減などの環
境面での利点も得ることができる。
【図１】本発明を実現するコンピュータ・システムのブ
ロック図である。
ロック図である。
【図２】本発明による遷移確率を有する有限状態マシン
を示す図である。
を示す図である。
【図３】組合わせ部分及び順次部分に分離された本発明
による有限状態マシンのブロック図である。
による有限状態マシンのブロック図である。
【図４】本発明による方法の流れ図である。
【図５】図２の場合の有限状態マシンの状態連鎖を示す
図である。
図である。
【図６】本発明による図４の状態割当てプロセスの詳細
な流れ図である。
な流れ図である。
【図７】本発明による図４の状態割当てプロセスの詳細
な流れ図である。
な流れ図である。
【図８】本発明による図４の状態割当てプロセスの詳細
な流れ図である。
な流れ図である。
１００、２００ 有限状態マシン（ＦＳＭ） １０２ プロセッサ １０４ システム・バス １０６ メモリ １０８ データ １１０ アプリケーション・プログラム １１２ オぺレーティング・システム １１４ グラフィックス・ディスプレイ・サブシステム １１６ 表示装置 １１８ 入出力サブシステム １２０ 直接アクセス記憶装置（ＤＡＳＤ） １２２ カーソル制御装置 １２４ キーボード １２６ プロッピー・ディスク・ドライブ ３０２ 組合わせコンポーネント ３０４、３０６、３０８、３１０ フリップ・フロップ ４１２ 論理合成 ５０２、５０４ 状態連鎖
Claims (21)
- 【請求項１】最小消費電力を達成する有限状態マシンを
設計するシステムであって、 前記有限状態マシンの状態間の遷移の１つ以上の状態テ
ーブル遷移確率を決定する手段と、 最小面積設計を生成する制限を識別する制限マトリック
スを生成する手段と、 最も高い確率の状態テーブル遷移を有する１つ以上の状
態連鎖を構成する手段と、 最小消費電力有限状態マシンを生成するために、各前記
状態連鎖の設計を確率順に実現する手段と、 を含む、システム。 - 【請求項２】第１のしきい値より小さな確率値を有する
１つ以上の遷移に、所定の確率値を割当てる手段を含
む、請求項１記載のシステム。 - 【請求項３】前記有限状態マシンの効率的な設計を可能
にするために、前記所定の確率値が０である、請求項２
記載のシステム。 - 【請求項４】制限マトリックスを生成する前記手段が、
論理設計の記号最小化のための手段を含む、請求項１記
載のシステム。 - 【請求項５】１つ以上の状態連鎖を構成する前記手段
が、第２のしきい値よりも大きな遷移確率を有する状態
を前記状態連鎖の１つの終りに接続する手段を含む、請
求項１記載のシステム。 - 【請求項６】最小消費電力を達成する有限状態マシンを
設計する方法であって、 前記有限状態マシンの状態間の遷移の１つ以上の状態テ
ーブル遷移確率を決定するステップと、 最小面積設計を生成する制限を識別する制限マトリック
スを生成するステップと、 最も高い確率の状態テーブル遷移を有する１つ以上の状
態連鎖を構成するステップと、 各前記状態連鎖の設計を確率順に実現するステップと、 を含む、方法。 - 【請求項７】第１のしきい値より小さな確率値を有する
１つ以上の遷移に、所定の確率値を割当てるステップを
含む、請求項６記載の方法。 - 【請求項８】前記有限状態マシンの効率的な設計を可能
にするために、前記所定の確率値が０である、請求項７
記載の方法。 - 【請求項９】制限マトリックスを生成する前記ステップ
が、前記有限状態マシンの面積を縮小するために、論理
設計を最小化するステップを含む、 請求項６記載の方法。 - 【請求項１０】１つ以上の状態連鎖を構成する前記ステ
ップが、第２のしきい値よりも大きな遷移確率を有する
状態を前記状態連鎖の１つの終りに接続するステップを
含む、 請求項６記載の方法。 - 【請求項１１】請求項６の方法により製作される低消費
電力を有する有限状態マシン。 - 【請求項１２】デジタル論理システムの消費電力を最小
化するシステムであって、 前記デジタル論理システムの状態間の遷移の１つ以上の
状態テーブル遷移確率を決定する手段と、 前記デジタル論理システムの面積を最小化する制限を識
別する制限マトリックスを生成する手段と、 最も高い確率の状態テーブル遷移を有する１つ以上の論
理回路をシミュレートする手段と、 各前記論理回路を確率順に実現する手段と、 を含む、システム。 - 【請求項１３】第１のしきい値より小さな確率値を有す
る１つ以上の遷移に、所定の確率値を割当てる手段を含
む、 請求項１２記載のシステム。 - 【請求項１４】前記デジタル論理システムの効率的な設
計を可能にするために、前記所定の確率値が０である、
請求項１３記載のシステム。 - 【請求項１５】制限マトリックスを生成する前記手段
が、論理設計の記号最小化のための手段を含む、 請求項１２記載のシステム。 - 【請求項１６】制限マトリックスを生成する前記手段
が、第２のしきい値よりも大きな遷移確率を有する回路
を前記論理回路の１つの終りに接続する手段を含む、 請求項１２記載のシステム。 - 【請求項１７】デジタル論理システムの消費電力を最小
化する方法であって、 前記デジタル論理システムの状態間の遷移の１つ以上の
状態テーブル遷移確率を決定するステップと、 前記デジタル論理システムの最小面積を生成する制限を
識別する制限マトリックスを生成するステップと、 最も高い確率の状態テーブル遷移を有する１つ以上の論
理回路を構成するステップと、 各前記論理回路の設計を確率順に実現するステップと、 を含む、方法。 - 【請求項１８】第１のしきい値より小さな確率値を有す
る１つ以上の遷移に、所定の確率値を割当てるステップ
を含む、 請求項１７記載の方法。 - 【請求項１９】前記デジタル論理システムの効率的な設
計を可能にするために、前記所定の確率値が０である、
請求項１８記載の方法。 - 【請求項２０】制限マトリックスを生成する前記ステッ
プが、論理設計を最小化するステップを含む、 請求項１７記載の方法。 - 【請求項２１】１つ以上の論理回路を構成する前記ステ
ップが、第２のしきい値よりも大きな遷移確率を有する
回路を前記論理回路の１つの終りに接続するステップを
含む、請求項１７記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US295198 | 1994-08-24 | ||
| US08/295,198 US5452215A (en) | 1994-08-24 | 1994-08-24 | System and method for designing a finite state machine to reduce power dissipation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877221A true JPH0877221A (ja) | 1996-03-22 |
Family
ID=23136670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7190254A Pending JPH0877221A (ja) | 1994-08-24 | 1995-07-26 | 消費電力を低減する有限状態マシンを設計するシステム及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5452215A (ja) |
| JP (1) | JPH0877221A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696694A (en) * | 1994-06-03 | 1997-12-09 | Synopsys, Inc. | Method and apparatus for estimating internal power consumption of an electronic circuit represented as netlist |
| JPH08101861A (ja) * | 1994-09-30 | 1996-04-16 | Toshiba Corp | 論理回路合成装置 |
| EP0713173A1 (en) * | 1994-09-30 | 1996-05-22 | Texas Instruments Incorporated | Data processing system |
| US6074428A (en) * | 1994-10-19 | 2000-06-13 | Hewlett-Packard Company | Minimizing logic by resolving "don't care" output values in a finite state machine |
| ATE191112T1 (de) * | 1995-02-02 | 2000-04-15 | Cabletron Systems Inc | Verfahren und anordnung zum lernen von verhaltentrends von netzwerken und vorhersagen des zukünftigen verhaltens von datenübertagungsnetzwerken |
| US5630051A (en) * | 1995-03-06 | 1997-05-13 | Motorola Inc. | Method and apparatus for merging hierarchical test subsequence and finite state machine (FSM) model graphs |
| US5805459A (en) * | 1995-04-24 | 1998-09-08 | Texas Instruments Incorporated | Method of measuring activity in a digital circuit |
| US5748490A (en) * | 1995-10-26 | 1998-05-05 | Motorola, Inc. | Low power logic minimization for electrical circuits |
| JPH1124907A (ja) * | 1997-06-27 | 1999-01-29 | Toshiba Corp | ソフトウエア開発支援方法およびソフトウエア開発支援装置 |
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| US6651176B1 (en) | 1999-12-08 | 2003-11-18 | Hewlett-Packard Development Company, L.P. | Systems and methods for variable control of power dissipation in a pipelined processor |
| US20020158918A1 (en) * | 2001-03-28 | 2002-10-31 | Sarnoff Corporation | Method and apparatus for visualizing correlations among and between objects and events |
| US7783997B1 (en) | 2004-07-30 | 2010-08-24 | Synopsys, Inc. | Large scale finite state machines |
| US7630851B2 (en) * | 2005-06-10 | 2009-12-08 | Azuro (Uk) Limited | Estimation of average-case activity for circuit elements in a digital circuit |
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| US20070083350A1 (en) * | 2005-06-10 | 2007-04-12 | Azuro (Uk) Limited | Estimation of average-case activity for a digital circuit using activity sequences |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580228A (en) * | 1983-06-06 | 1986-04-01 | The United States Of America As Represented By The Secretary Of The Army | Automated design program for LSI and VLSI circuits |
| JPS62189739A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 半導体集積回路装置 |
| US5267175A (en) * | 1986-09-12 | 1993-11-30 | Digital Equipment Corporation | Data base access mechanism for rules utilized by a synthesis procedure for logic circuit design |
| JP2895129B2 (ja) * | 1990-01-22 | 1999-05-24 | 株式会社東芝 | 論理セルの配置処理方法及び論理セルの配置処理装置 |
| JP2746762B2 (ja) * | 1990-02-01 | 1998-05-06 | 松下電子工業株式会社 | 半導体集積回路のレイアウト方法 |
| US5225991A (en) * | 1991-04-11 | 1993-07-06 | International Business Machines Corporation | Optimized automated macro embedding for standard cell blocks |
| US5283753A (en) * | 1991-07-25 | 1994-02-01 | Motorola, Inc. | Firm function block for a programmable block architected heterogeneous integrated circuit |
| US5311079A (en) * | 1992-12-17 | 1994-05-10 | Ditlow Gary S | Low power, high performance PLA |
-
1994
- 1994-08-24 US US08/295,198 patent/US5452215A/en not_active Expired - Fee Related
-
1995
- 1995-07-26 JP JP7190254A patent/JPH0877221A/ja active Pending
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|---|---|
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