JPH07152569A - 電子コントローラの入力部及びメモリ、並びに所属関係関数値発生方法及び所属関係関数記憶且つ取り出し方法 - Google Patents

Abstract

(57)【要約】 【目的】 ファジィ規則のＩＦ部分からの所属関係関数
及びＴＨＥＮ部分の計算作業を記憶する記憶区域を大幅
に低減する。 【構成】 電子コントローラ１の入力部は変換ブロック
５を含み、この変換ブロックがイメージィング区域７及
びアクティベーティング区域８を有するメモリ・ブロッ
ク６を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ファジィ論理態様で
作動される電子コントローラの構造及びこの電子コント
ローラと関連付けられたメモリを設置する方法に関する
ものである。

【０００２】特に、この発明は、電子コントローラの構
造及びこの電子コントローラと関連付けられたメモリを
設置する方法に関するが、電子コントローラは、ファジ
ィ論理態様で作動され、これにより論理変数の所属関係
関数（μ（ｘ））が、１組の（ＩＦ−ＴＨＥＮ）規則で
あって、その各々が少なくとも１つの前（ＩＦ）条件及
び少なくとも１つの結果（ＴＨＥＮ）含意を有する前記
規則として形成される推論演算を受け、且つ物理的制御
変数に関する信号のための少なくとも１個の入力端子を
有する入力部、この入力部に接続された中央制御ユニッ
ト、及びこの中央制御ユニットに接続された出力部を備
えた型式である。

【０００３】

【従来の技術】この発明の分野は、人工知能の開発、特
にいわゆるファジィ型の論理に基づいた電子的データ処
理装置に関する。

【０００４】ファジィ論理は包括的な種類の制御問題に
対する解決策を提供できる技術として明らかであるが、
従来技術は受け容れられるコスト対性能比で解決策を提
供するには不適切であることが分かった。この発明を明
確に理解するために、今日の用途で真実性を都合良く表
す２つの主要な方法を簡単に説明しておく必要がある。

【０００５】第１の方法は、真実性の数値的／分析的説
明を行い、且つ一定の問題の全ての用語（terms）及び
これら用語間の相互作用を支配する規則が正確に認識さ
れ得る全ての用途に対して広く用いられる。しかしなが
ら、この第１の方法は、解かれるべき問題の様相が人工
知能の分野に対するように識別するのが難しい全ての例
に適用するのは困難である。そのような状況では、真実
性の定量的／定性的説明が最も効果的であることが分か
った。ファジィ論理は、大抵の人間活動の代表的な例で
あるような不確実性及び不正確性を含む問題を処理する
ための１組の規則を提供する。

【０００６】換言すれば、ファジィ論理は人間の精神の
代表例である“曖昧な”理由付けをモデル化する方法を
提供するが、理由付けは不確実性の条件下にて決定をす
るための人間の能力の主要な役目である。特に、ファジ
ィ論理は、言語変数と呼ばれる特定種類の変数を使用し
て真実性の言語説明に働き且つ一般的に文字Ｘで表され
る。そのような変数の値は、自然言語や人工言語の語や
句から成り且つ一定の問題のモデル化段階にて使用され
る。

【０００７】各変数は、これに依存する或る範囲の値が
割り当てられ且つこれら値が使用される場合に文脈に応
じて異なる意味をとれる。

【０００８】そのような値は、変数を表す主な用語か
ら、その反意語から、そして主な用語の１組のいわゆる
修飾語から得られる。

【０００９】一例として、名前即ち概念“温度”が言語
変数Ｘを定義するために取り上げられ、そして語“冷た
い”が変数Ｘの主な用語として選ばれ且つ用語“暖か
い”がその反意語であるとしよう。

【００１０】主な用語に対し、言語変数Ｘに関連付けら
れた値の組を完了するために、“でない”、“非常
に”、“もっと多く”、“もっと少なく”など（従っ
て、冷たくない、非常に冷たい、より冷たいなど）のよ
うないわゆる１組の修飾語が伴われ得る。

【００１１】言語変数に割り当てられた各値は、更に、
いわゆるファジィ集合、即ちいわゆる定義領域（“論議
領界”とも云われる）に対して変数の各値を結び付ける
確率的分布関数によって表される。変数の論議領界中の
ファジィ集合を定義する関数は所属関係関数μ（ｘ）と
呼ばれ、そしてファジィ計算を定義するのに適切な演算
が実行されるのは媒介物による。

【００１２】言語変数の全てのファジィ集合は全体とし
て用語組と称される。

【００１３】一例として図１に示されるのは、上述した
概念組を表すグラフである。この図１において、横軸は
言語変数Ｘ＝温度の定義領域［ｘ］であるが、縦軸は変
数Ｘと関連付けられた関数μ（ｘ）の範囲［０，１］内
のどんな値もとれる。

【００１４】例えば、値μ（ｘ）＝０は関数μで表され
たファジィ集合に対する点ｘの非所属関係を示すが、値
μ（ｘ）＝１はｘ値がファジィ集合のメンバーであるこ
とを積極的に示す。

【００１５】図示の幾つかの所属関係関数は言語変数Ｘ
に依存する値の集合と連結され、例えばμｃ（ｘ）は主
な用語“冷たい”の所属関係関数を表し、μｈ（ｘ）は
反意語“暖かい”を表し、そしてμｎｃ（ｘ）は修飾語
“冷たくない”を表す。

【００１６】そのような所属関係関数は２つの異なる型
式の表現即ち分析的表現及びベクトル的表現を許す。

【００１７】前者の型式は範囲［０，１］内で行われる
べき定義領域のいわゆるマッピングを可能にする関数に
よって表され、上記範囲により関数μ（ｘ）の所属関係
の度合いが変わり得る。後者の型式は定義領域をＮ個の
セグメントに分け且つ範囲［０，１］をＬ個のレベルに
分けることによって得られるような所属関係関数μ
（ｘ）のベクトル的サンプル表現から成る。従って、成
分μ１（ｘ），・・・μＮ（ｘ）のベクトルが生じら
れ、各μｉ（ｘ）は関数μ（ｘ）の値に一番近いレベル
を表す。

【００１８】推論演算と呼ばれる論理演算は、このよう
な演算のために複雑な構造を有する電子的データ処理装
置を必要とする所属関係関数間で実行され得る。

【００１９】詳しく云えば、高レベルで分析された時に
ファジィ論理は、下記のように言語変数Ｘに関連付けら
れた所属関係関数μ（ｘ）に適用された（ＩＦ／ＴＨＥ
Ｎ）型の１組の規則として形成する。

【００２０】規則：もしＩＦ（ＡがＡ１）で（ＢがＢ
１）ならば、その時にはＴＨＥＮ（ＣがＣ１）で（Ｄが
Ｄ１）である。ここで、Ａ及びＢは入力値であり、Ａ１
及びＢ１はファジィ・レベルでのシステム知識を表し、
そしてＣ１及びＤ１は出力値である。

【００２１】ＴＨＥＮに先行する規則部分は推論規則の
“左側”部分即ち“ＩＦ”部分と呼ばれ、そしてこれに
後述する部分は“右側”部分即ち“ＴＨＥＮ”部分と呼
ばれる。

【００２２】ファジィ変数の所属関係関数へ適用できる
推論規則のうち、所属関係関数に変換されるような入力
値Ａ及びＢがシステム・メモリ中に記憶された所属関係
関数Ａ１及びＢ１とどんなに良く整合するかを示すいわ
ゆる重み関数αを定義することができる。上記推論規則
に関して、例えば、入力値Ａ及び所属関係関数Ａ１が互
いにどんなに良く整合するかを示す重み関数αは下記の
通り示される。

【００２３】 α（１Ａ）＝ｍａｘ（ｍｉｎ（Ａ，Ａ１））

【００２４】他方、入力値Ｂ及び所属関係関数Ｂ１が互
いにどんなに良く整合するかを示す重み関数αは下記の
通りである。

【００２５】 α（１Ｂ）＝ｍａｘ（ｍｉｎ（Ｂ，Ｂ１））

【００２６】外部センサからの物理値をファジィ変数に
変換する物理量制御器では、重み関数αの計算を大幅に
簡単化できる。

【００２７】その場合には、事実、ファジィ系への入力
変数の表示は、このような変数を、“明快な”所属関係
関数即ち入力値に対応する点で１（“真”）に等しく、
他が０（“偽”）である所属関係の度合いを有するμ関
数に変換することで行われる。

【００２８】従って、明快な所属関係関数として表され
る入力値の特定例中の重みαの計算によれば、入力変数
と一定の用語組を構成する所属関係関数の交点を見つけ
ることは減少する。

【００２９】他の有意義な重み関数はΩ＝ｍｉｎ（αｉ
Ａ，αｉＢ，・・・）として定義され、これは推論規則
の（ＩＦ）部分がどんなに良く“一般的に似ている”か
を示す。

【００３０】ファジィ規則の数を圧縮するために、その
ような規則の“左側”部分中の連結語“又は（ｏｒ）”
は、例えば２つの規則を１つにするためにしばしば使用
される。これは、推論演算を行う際にメモリへのアクセ
スを少なくするのに有効である。

【００３１】ここに示された計算モデル中の“又は”型
のような連結語の存在を考慮するために、演算詞Ｏ＝ｍ
ａｘ（Ωｉ１，Ωｉ２，Ωｉ３，・・・）を考えなけれ
ばならない。

【００３２】演算詞Ｏは、規則の“右側”部分に属する
所属関係関数を変更するのに使用され、且つ推論方法Ｍ
ＡＸ−ＭＩＮ又はＭＡＸ−ＤＯＴ（両方共適当な文献か
ら周知である）を適用することにより活動される。

【００３３】上記方法のうちの前者は、演算詞Ｏの値で
規則の“右側”部分に属する所属関係関数を省略するよ
うに働き、後者は、Ｏの値に応じてそのような関数を変
更することにより元の形態から圧縮する。そのような方
法の選択はファジィ集合のために用いられる表現の型式
に結び付けられる。

【００３４】基本的には、ＭＡＸ−ＭＩＮ法は、所属関
係関数のベクトル的表現が用いられる場合に使用され、
そしてＭＡＸ−ＤＯＴ法は、上記関数の分析的表現が採
用される場合に使用されるのが好ましい。

【００３５】２つの異なる技術のどちらか即ちいわゆる
ハイブリッド技術（アナログ／デジタル技術）又は特別
なデジタル技術を使用する専用ファジィ計算機が現在、
提供され得る。他方の技術に優先して一方の技術を選択
することは、表現の型式に顕著な影響を及ぼし、これに
より所属関係関数が標準化され得る。

【００３６】事実、ハイブリッド技術を選択することに
より、所属関係関数はベクトル手法でのみ表せ、この場
合、ベクトル成分はいわゆる真理値レベルを表す電圧と
電流の少なくとも一方の値である。この技術は、ヤマカ
ワ教授によって率いられた「ファジィ論理システム協
会」によって開発され且つ例えばエム・エム・ギュプタ
（Ｍ．Ｍ．Ｇupta）及びティ・ヤマカワ（Ｔ．Ｙamakaw
a）共著の“第６世代コンピュータ用真性ファジィ電子
回路”（１９８８年）に述べられている。

【００３７】他方、デジタル技術は、所属関係関数をベ
クトル形態及び分析形態の両方で表現させる。分析的表
現は２つの標準化方法を可能にし、その第１は、所属関
係関数に関連付けられた所属関係の度合いの変化の範囲
［０，１］内でそのような所属関係関数の定義領域のマ
ッピングを可能にするための関数の２，３の顕著な点か
ら成る。これら顕著な点は、関数の傾斜パターンが変わ
る場合に使用される。

【００３８】ファジィ・デバイスには、適当なファジィ
計算を進めるためにそのような点を一緒に結合すること
の義務が割り当てられる。そのようなデバイスの例はオ
ムロン社（ＯＭＲＯＮ Ｃorporation）のＦＰ−３００
０であり、これには動作マニュアル「デジタル・ファジ
ィ・プロセッサーコントローラ・シリーズ」が付けられ
ている。

【００３９】この解決策の利点の１つは高精度なことで
あり、これにより種々のμ関数の所属関係領域は水平面
と垂直面の両方に分けることができる。しかしながら、
融通性が悪いと云う欠点もあり、この欠点と共に所属関
係関数が述べられ得る。

【００４０】分析的解決策の第２の標準化方法は、その
領域内に所属関係関数を述べる式を提供することから成
る。この場合に、改善された融通性はそのような関数の
定義中で得ることができる。しかしながら、どちらの分
析的方法でも、ファジィ計算は純粋の数値解決策を使用
して実行されるが、これは計算にとって重荷である。

【００４１】所属関係関数のベクトル的表現を利用する
デジタル技術になるために、主として、一定の真理値レ
ベルの垂直軸沿いの表現が求められる精度に依存するビ
ットの数を必然的に含むことにより、上記デジタル技術
はそれ自体を区別する。

【００４２】この技術の利点の中には、ファジィ推論の
性能に与えられた計算の高度の簡単化がある。その一例
は、「アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッドステート回路（ＩＥＥＥ Ｊournal of Ｓolid
−Ｓtate Ｃircuits）」、第２５巻、第２号（１９９
０年４月号）に掲載されたエイチ・ワタナベ（Ｈ．Ｗat
anabe）著の論文“変更可能且つ縦続接続可能な構成を
持つＶＬＳＩファジィ論理コントローラ”に述べられて
いる。

【００４３】

【発明の要約】この発明は、最後に述べた技術の範囲内
の電子コントローラの新規な構造に関する。この発明の
下記の技術的問題は、かなり短い時間で且つ一連の演算
によりファジィ論理の計算的様相を処理させ、これによ
り従来の最良の解決策での欠点を打破するような構造上
及び機能上の特色を有する電子コントローラの構造を提
供することである。

【００４４】この発明の目的は、ファジィ規則のＩＦ部
分からの所属関係関数及び規則のＴＨＥＮ部分のための
計算作業を記憶するに向けられた記憶区域を大幅に低減
するように電子コントローラに関連付けられたメモリを
整定することである。

【００４５】この発明に係るファジィ論理電子コントロ
ーラの独特の入力部は、２つの部分所属関係関数メモリ
から成る。一般的な所属関係関数形状は所属関係関数メ
モリの第１の部分に記憶され、そして各論理変数を所属
関係関数形状の１つに関係付けるデータはメモリの第２
の部分に記憶される。メモリの第２の部分中のデータ
は、対応する所属関係関数形状及びオフセットを含む。

【００４６】論理変数値を受ける時に、入力部中のアド
レス・デコーダはメモリの第２の部分をアクセスして適
切な所属関係関数データを求める。他のアドレス・デコ
ーダは、メモリの第１の部分中の所属関係関数をアクセ
スする。入力部の構造は、更に、入力変数及びメモリか
ら取り出されたデータから所属関係関数値を求める。

【００４７】入力部は、この入力部からの所属関係関数
値を使ってファジィ推論を行うためのファジィ・エンジ
ンに接続されている。デファジィファイヤは、ファジィ
・エンジンの結果からプロセスを制御するための適切な
出力を生じる。

【００４８】

【実施例】この発明に係る構造の特色や特徴は、添付図
面に一例として与えられ且つ限定ではない一実施例につ
いての以下の詳しい説明から明らかになるだろう。

【００４９】添付図面の各図は、この発明を具体化した
電子コントローラ１の構造を一般的且つ概略的に例示す
る。

【００５０】図２に示された構造は３つの相互接続され
たブロック２，３及び４を備え、これらブロックはそれ
ぞれファジィファイヤ、ファジィ・エンジン、デファジ
ィファイヤを表す。

【００５１】ファジィ・エンジン３及びデファジィファ
イヤ４は、例えば本特許出願人によるヨーロッパ特許願
第９２８３０６０４.２号及び第９２８３００９５.３号
に開示されたように慣用通り実施できる。電子コントロ
ーラ１は、図２に示されたように、ファジィ論理態様で
作動するように設計される。即ち、電子コントローラ１
は、外部から物理的制御変数に関する信号を受けるよう
になっている複数個の入力端子を有し、ファジィ論理で
いわゆる推論演算を行うことができ、そして制御信号を
出力する。

【００５２】望ましい一実施例では、電子コントローラ
１は、図３に示されて電子コントローラ１の入力部２を
形成する変換ブロック（ファジィファイヤ）５に至る単
一入力を有する。

【００５３】入力部２には数個の変換ブロック５を含め
て良く、その場合には各変換ブロック５は外界とのイン
ターフェイスの特定要件に応じて１つのコントローラ入
力部に接続される。

【００５４】変換ブロック５は、入力信号をファジィ型
の論理情報即ちいわゆる所属関係関数μ（Ｘ）に変換し
且つこの所属関係関数μ（Ｘ）とコントローラ・メモリ
に格納されたファジィ知識ベースとの交点を表す重み関
数αを計算するのに有効である。

【００５５】電子コントローラ１は更に中央制御ユニッ
ト（ファジィ・エンジン）３を備え、ここでファジィ論
理のいわゆる（ＩＦ−ＴＨＥＮ）規則の各々に関する演
算詞Ｏが計算される。

【００５６】そのような演算詞を使って、ファジィ規則
のいわゆる結果（ＴＨＥＮ）部分に関する所属関係関数
を変更する。

【００５７】ファジィ規則の結果部分に関連した所属関
係関数についてのデータを記憶するメモリ・ブロック２
２（図４）のアドレスも中央制御ユニット３内で計算さ
れる。

【００５８】電子コントローラ１の構造は、変換且つ外
部装置ドライブ用出力部（デファジィファイヤ）４で完
了する。

【００５９】電子コントローラ１には多数の制御出力端
子Ｔが設けられ、望ましい一実施例ではＴの値が１であ
る。

【００６０】変換ブロック５の内部構成を詳しく説明す
れば、図３から理解できるように、変換ブロック５はメ
モリ・ブロック６を含み、このメモリ・ブロック６はフ
ァジィ規則の前（ＩＦ）部分に関係した所属関係関数に
関するデータを記憶する。

【００６１】前（ＩＦ）部分を計算する際に用いられる
コントローラ構造は、所属関係関数μ（Ｘ）の個別ベク
トル表示が提供され得ると云う仮定で定められた。

【００６２】ファジィ型のいわゆる論理変数Ｘの定義領
域ｘ１，・・・ｘＮは多数Ｎ＝６４のセグメントに分け
られ、各セグメントは１組の値［１，２，・・・Ｌ］か
ら１つの値を取り出すようになっている。たゞし、Ｌ＝
１６は真理値レベル０＝偽及び１＝真の２つの限界間の
所属関係の度合いを表す。

【００６３】Ｎ及びＬの値の非制限選択は、データ表示
の精度及び計算効率についての対照的な要件を調和させ
る必要性から示唆された。なお、両者は使用された電子
部品の数及び推論演算を行うのに要した時間として理解
される。

【００６４】ユーザが直接プログラムできる読み出し専
用型（ＥＰＲＯＭ，ＥＥＰＲＯＭ，・・・のもので良い
メモリ・ブロック６は、２つの区域に分けられる単一の
ブロックで物理的に表される。２つの区域の一方は“イ
メージィング（imaging）”区域７と呼ばれ、そして他
方は“アクティベーティング（activating）”区域と呼
ばれる。イメージィング区域７は（ＩＦ−ＴＨＥＮ）規
則組中の（ＩＦ）条件だけに関係した所属関係関数の集
合を含むが、アクティベーティング区域８は制御プロセ
スに関係するファジィ型の論理変数の各々を上記集合中
の所属関係関数の対応するものと関連付けるデータを含
む。詳しく云えば、多くの所属関係関数μ（ｘ）は、こ
れに関連したファジィ変数の定義領域中に異なる位置を
有するが、適当にシフトされた時には同じｉＮｅＮであ
り、それぞれの非ゼロ成分μｉ（ｘ）はインデックスを
無視する時に１：１に対応する。この現象は１つの用語
（term）組の所属関係関数に特有である。

【００６５】例えば１つの用語組を形成する１ダースの
所属関係関数のための図６を参照すれば、異なる形態を
持つ所属関係関数は一般に４であることが分かる。

【００６６】上記のことから推論できるように、もし上
例中の４つのそのような関数から成る所属関係関数
（“イメージィング”と称される演算）のサンプル組を
イメージィング区域７に記憶させるならば（各用語組の
全ての所属関係関数を記憶させる代わりに）、メモリの
占有はかなり低減され得る。

【００６７】更に、このような“イメージィング”機能
のうち、非ゼロ条件μｉ（ｘ）が起きた範囲だけが使用
されるなら、これはメモリを更に節約する。

【００６８】以上のことに鑑み、この発明によって提案
されたメモリ・ブロック６の型式の重要さをより良く理
解するために、説明がされるべきである。

【００６９】慣用の方法を使って所属関係関数μ（ｘ）
の集合を構成する用語組を考察すれば、各所属関係関数
の各点の真理値レベルで書き込むことによって情報が記
憶され、そして関数は隣接スペースに割り当てられる。
この発明のメモリ・セットアップ方法は明らかに異なる
態様で働く。事実、所属関係関数に関する情報は、その
ような関数を表す全ての成分から非ゼロ成分μｉ（ｘ）
の最大数としてイメージィング区域７に記憶される。

【００７０】非ゼロ成分即ちサンプルμｉ（ｘ）の記憶
されるべき数は３２に選ばれることが望ましい。その理
由は、これが異なる所属関係関数の小さな数から成る用
語組の大きな数が特徴付けられるのを可能にするからで
ある。

【００７１】そのような成分は更に隣接するメモリ場所
に記憶され、そして４ビットが成分の各々を記憶するた
めに使用される。図７を参照すれば、実際に記憶された
“イメージィング”所属関係関数の値は矩形内に含まれ
たものである。

【００７２】アクティベーティング区域８は３２ビット
のワードを含み、これにより制御プロセスのファジィ変
数が対応する“イメージィング”所属関係関数と関連付
けられる。

【００７３】そのようなワードは図８に概略的に示され
たように構成され、８ビットとして記憶されたＴＡＧ値
は、考察中のファジィ変数に関連付けられた“イメージ
ィング”所属関係関数の第１サンプルが含まれるイメー
ジィング区域７中のアドレスを表す。

【００７４】図９及び図１０を参照すれば、８ビットで
記憶されたＤＩＳ１値は、考察中のファジィ変数に実際
に対応する所属関係関数の原点からの距離を与える、即
ち実際の所属関係関数を得るためには“イメージィン
グ”所属関係関数をどんなに遠くシフトするかを特定す
る。

【００７５】８ビットで記憶されたＤＩＳ２値は、考察
中のファジィ変数に実際に対応する所属関係関数の最後
の値を示し、この値はゼロ以外で良い。７ビットで記憶
されたＤＩＳ３値は、これもまた、考察中のファジィ変
数の定義領域の左端に位置する所属関係関数を扱わせ
る、即ち関数μ（ｘ）の意味のある区域を原点からシフ
トさせる。

【００７６】１ビットで記憶されたＳＥＬ値は、非ゼロ
値がＤＩＳ３中に在るかどうかを示す。その上、１つの
そして同一の“イメージィング”所属関係関数が異なる
変数に関する所属関係関数と関連付けられ、これにより
データ格納スペースをもっと低減し得ることを強調して
おく。

【００７７】メモリ・ブロック６に接続されたデコーダ
・ブロック１０は、考察中のファジィ変数に関するＴＡ
Ｇ値、ＤＩＳ１値、ＤＩＳ２値、ＤＩＳ３値及びＳＥＬ
値が記憶されるアクティベーティング区域８に含まれた
メモリ・ワードのアドレスを計算する。この計算を素早
く実行させるために、デコーダ・ブロック１０は演算・
論理回路（ＡＬＵ）や他の等価回路で実施される。この
回路にも、外部から物理的制御変数に関する信号を受け
るようになっている少なくとも１個の入力端子１ＩＮＴ
が設けられる。この入力端子は電子コントローラ１及び
変換ブロック５の入力端子に一致する。

【００７８】デコーダ・ブロック１０の出力を構成する
端子の数がメモリ・ブロック６のサイズに依存すること
に注目されたい。メモリ・ブロック６は、シフト・レジ
スタ９を介してエネーブル・ブロック１６及びイメージ
ィング区域７内に含まれたワードのアドレスを複写する
ための他のデコーダ・ブロック１１にも接続されてい
る。

【００７９】シフト・レジスタ９は、外部から制御変数
に関する信号が入力された後のデコーダ・ブロック１０
によって選択された、“アクティベーティング”区域８
中に含まれたデータをエネーブル・ブロック１６及び他
のデコーダ・ブロック１１に適当に供給できる。

【００８０】詳しく云えば、エネーブル・ブロック１６
は並列接続された２個のコンパレータ１７，１８及び１
個の論理ＡＮＤゲート１９で形成され、このＡＮＤゲー
ト１９はコンパレータ１７に接続された第１入力端子１
３ＩＮＴ及びコンパレータ１８に接続された第２入力端
子１４ＩＮＴを有する。

【００８１】エネーブル・ブロック１６は、入力信号の
値とメモリ・ブロック６に記憶された所属関係関数の交
点が０以外でありそうかどうかを示すように働く。

【００８２】このため、入力信号の値Ｉ及び“アクティ
ベーティング”区域８中のワードに含まれてデコーダ・
ブロック１０によって選択されたＤＩＳ１値、入力信号
の値Ｉ及び“アクティベーティング”区域８中のワード
に含まれてデコーダ・ブロック１０によって選択された
ＤＩＳ２値は、それぞれコンパレータ１７，１８の入力
端子へ同時に供給される。

【００８３】２個のコンパレータ１７，１８はそれぞれ
状態Ｉ≧ＤＩＳ１、Ｉ≦ＤＩＳ２を確認する。

【００８４】入力信号値と、ＤＩＳ１値及びＤＩＳ２値
が関連付けられる所属関係関数との交点が０以外であり
そうなのは、２つの状態が立証される時だけである。

【００８５】ＡＮＤゲート１９から出て行く時の交点が
非ゼロなら、この重要な情報を制御部分に供給するため
の信号が供給される。もし交点が非ゼロなら、他のデコ
ーダ・ブロック１１は、入力信号に対して４ビットで記
憶された対応するサンプルを含むメモリ・ワードの“イ
メージィング”区域中のアドレスを計算することに加え
て、入力信号に対して対応するサンプルを生じるために
“イメージィング”区域中のワードがシフトされるべき
ならば４ビットで記憶されたサンプルが何回かを計算す
る。

【００８６】そのような演算を効果的に行わせるため
に、他のデコーダ・ブロック１１はＳＥＬ信号によって
ドライブされる２路マルチプレクサ１２を含む。ＳＥＬ
信号の値は“アクティベーティング”区域８のワード中
に含まれてデコーダ・ブロック１０によって選択された
値である。

【００８７】２つの信号はＤＩＳ１値及びＤＩＳ３値を
含むマルチプレクサ１２の入力側に現れ、マルチプレク
サ１２はＤＩＳ１値及びＤＩＳ３値で選択する。

【００８８】ＳＥＬ信号は、所属関係関数の記憶動作中
セットされ、且つ非ゼロ値がＤＩＳ３に存在するかどう
かを示す。事実、ＤＩＳ３値中に非ゼロ値が存在するな
らば、これは“再生”状況の存在即ち考察中のファジィ
度数の定義領域の左端に在る所属関係関数の存在を示
す。マルチプレクサ１２からの出力値はＤＩＳで表され
る。

【００８９】マルチプレクサ１２に接続された減算器１
３を使って、演算（Ｉ−ＤＩＳ）が行われる。ただし、
Ｉは入力端子８ＩＮＴを介して減算器１３へ直接到来す
る入力信号の値である。

【００９０】減算器１３からの出力値は、ＰＡＲで表さ
れ、“イメージィング”区域７に記憶された３２の値の
どれが入力信号に対応するかを示す。

【００９１】減算器１３に接続された除算器１４は、Ｐ
ＡＲ値を８で整数除算する。

【００９２】最後に述べた値は３２ビットのメモリワー
ドを使うためになされた決定によって出され、各ワード
は従って８つのサンプルを含み、そして各サンプルは４
ビットで記憶される。８によるＰＡＲの整数除算の結果
は値ＳＰＩであり、この値ＳＰＩは入力サンプルを含む
所属関係関数の第１サンプルが含まれる“イメージィン
グ”区域７中のワードの、ＴＡＧ値によって表されたベ
ース・アドレスに対して求められたサンプルを含むメモ
リ・ワードの置換である。

【００９３】整数除算の残部は値ＳＨＩＦＴを生じ、こ
の値ＳＨＩＦＴは実際に求められたサンプルを得るため
にそのサンプルを含むメモリ・ワードがどんなに遠くシ
フトされるべきかを示す。

【００９４】ＳＨＩＦＴ値はシフト・レジスタ９に入力
され、このシフト・レジスタ９はこのＳＨＩＦＴ値に基
づいて他のデコーダ・ブロック１１の選択した“イメー
ジィング”区域７中のワードを適切としてシフトさせ
る。

【００９５】除算器１４に接続された加算器１５は、除
算器１４から入力されたＳＰＩ値と、入力端子１０ＩＮ
Ｔを介して加算器１５へ直接到来するＴＡＧ値との和を
とる。

【００９６】ＴＡＧ値は、デコーダ・ブロック１０によ
って選択され“アクティベーティング”区域８のワード
中に含まれる。加算器１５からの出力は、求められたサ
ンプルが含まれる“イメージィング”区域７中のワード
のアドレスである。従って、変換ブロック５の出力端子
に一致するシフト・レジスタ９の出力端子１ＯＵＴは、
入力信号値と記憶された所属関係関数の交点を表すサン
プルを提供する。

【００９７】図４を参照すれば、電子コントローラ１の
中央制御ユニット３は、変換ブロック５からの情報を適
切として管理し且つこの情報をセレクタ・ブロック１９
に通すように作動するインターフェイス・ブロック２０
を含む。セレクタ・ブロック１９は、所定の推論規則の
前部分に関連付けられたαｉの値が１回知られるなら
ば、上記規則の演算詞θを計算する。

【００９８】インターフェイス・ブロック２０が必要な
のは、用語組毎の所属関係関数の数を変化させるためで
ある。換言すれば、メモリのダイナミック割り当てが提
供されるのは、このようにして、規則の（ＩＦ）部分の
ための所属関係関数に連結したαの値が、所属関係関数
及びその数の特徴にむろん依存するメモリ場所にロード
され得るためである。

【００９９】変換ブロック５からの関数αは、電子コン
トローラ１の計算要素には直接送れない。

【０１００】このため、図４を参照すれば、インターフ
ェイス・ブロック２０はバッファ・レジスタ２４を含
み、その入力端子が変換ブロック５の出力端子１ＯＵＴ
に接続され且つその出力端子が有限状態器２５又はその
等価器の入力端子に接続され、これにより変換ブロック
５からの重み関数αの値は種々のファジィ規則に関連付
けられた重みθを計算する際に後で使用するためＲＡＭ
型の読み出し／書き込みメモリ２６に記憶される。

【０１０１】このメモリ２６のサイズは、用語組中に存
在し得る所属関係関数の最大数の関数である。

【０１０２】１６ビットのバス・リード線ｙ（少なくと
も４本のリード線ｙ１、ｙ２、ｙ３及びｙ４に接続さ
れ、その各々が４ビットのリード線であり、セレクタ・
ブロック１９の入力端子を形成する。）はメモリ２６か
ら引き出される。

【０１０３】セレクタ・ブロック１９の構造は、図４に
詳しく示され且つ論理ＯＲ及びＡＮＤオペランドを有す
る前条件を計算するための２つの対称的な部分２７及び
２８を含む。セレクタ・ブロック１９は、これに一定の
規則に関するαの値が入力され、且つ前提中の選択され
た数の前条件（ＩＦ部分）を有する規則を管理するよう
になっている。

【０１０４】規則中に含まれた論理オペランドの型式に
従い、αの値はマルチプレクサ２９を介してＭＩＮブロ
ック又はＭＡＸブロックに送られる。個々のＭＩＮブロ
ック又はＭＡＸブロックの構造は図１１に示され、そし
てコンパレータ３０を含む。このコンパレータ３０は、
複数個の入力端子にαの値を受け且つ入力値の最小値又
は最大値のみが１個の出力端子から供給される。コンパ
レータ３０からの出力はマルチプレクサ３１をアドレス
指定し、コンパレータ入力端子での信号もマルチプレク
サ３１へ適当に送られる。この計算方法が極めて簡単な
のは、量比較の簡単な演算だけが行われることによる。
これは計算時間及び電子部品を大幅に節約する。

【０１０５】セレクタ・ブロック１９に含まれた３個の
バッファ・レジスタ３２は、先行の演算による部分的な
結果を使用して計算演算の帰還性能のためのローカル・
メモリを提供する。

【０１０６】対称的な部分２７及び２８の各々は第１の
帰還ループを含み、これによりＭＩＮブロック又はＭＡ
Ｘブロックからの出力がマルチプレクサ３３、レジスタ
３２及びマルチプレクサ３４を通して同一ブロックへ帰
還入力される。上述した第１の帰還ループの外側にあり
得る第２の帰還ループは、マルチプレクサ３３の出力端
子から始まり、レジスタ３２及び２個の縦続接続された
マルチプレクサ３５、３６を通って、ＭＩＮブロック及
びＭＡＸブロックの入力端子に達する。

【０１０７】ＭＩＮブロック及びＭＡＸブロック毎に２
つの帰還ループを設けることにより規則の重み関数Ωが
計算され、これは、この重み関数が複雑な関数である場
合さえ、処理時間を最短にする戦略に従って上記規則の
（ＩＦ）部分がどんなに“一般的に似ている”かを示
す。

【０１０８】演算が行われる順序及び重みαの性質は、
マシーン制御“マイクロコード”内で定められ、且つ制
御プログラムを表すファジィ規則を編集する時に知られ
る。

【０１０９】セレクタ・ブロック１９に組み込まれた種
々のマルチプレクサは、制御信号自体によって作動さ
れ、且つ行われるべき演算にレジスタの記憶データを必
要とするかどうかに応じて、有意義データ（レジスタの
内容）を供給するか或は無意義データ（最大のため計算
ブロックに送られる時に０、最小のため計算ブロックに
送られる時に１）を供給する。

【０１１０】セレクタ・ブロック１９の出力端子、つま
りマルチプレクサ３５の出力端子は、規則のＩＦ部分に
関連し且つ所定の順序で取り出された種々の重み関数α
の適切な組み合わせから得られるθの値を供給する。θ
のこの値は、上記規則の真理値レベルを表し且つデファ
ジィファイヤ・プロセス用の所要の用語を得るのに使用
される。

【０１１１】θの値は簡単なレジスタ又は等価構造から
成る他のインターフェイス・ブロック２１に通され、出
力部４にはインターフェイス・ブロック２１を通してセ
レクタ・ブロック１９から出力されたθの値及びファジ
ィ規則の結果部分に関連付けられた所属関係関数につい
てのデータが同時に供給されることができ、これら値及
びデータは単一の論理メモリ・ブロックで形成されたメ
モリ・ブロック２２に記憶される。

【０１１２】次に、ファジィ規則の結果部分に関する所
属関係関数を記憶する方法を考察しよう。データは規則
のＩＦ部分に関する所属関係関数から違った方法で記憶
されるが、その際に、そのようなデータの異なる性質を
考慮し且つデータの効率の良い処理を促進するのであ
る。

【０１１３】先行例では各変数のためのαの値が一度に
アクセスされ得るのが重要だったが、この場合にはデー
タが出力部４へ効率良く供給され、出力部４で次のファ
ジィ規則の計算を実行することが重要である。

【０１１４】規則の結果部分に関する所属関係関数でい
わゆるデファジィファイヤ動作を実行するためには、乏
しいが有意義な情報即ち各所属関係関数のためのいわゆ
る重心Ｃｇに関する値（この所属関係関数中のθの各値
に関連付けられた重み）が入手できれば充分である。

【０１１５】都合の良いことには、重心は並列に実行さ
れた２つの和の比として計算されることができ、２つの
和はこの比のそれぞれ分子項及び分母項に関する。θの
同一値に関連付けられる分子項及び分母項は、両方共、
メモリ・ブロック２２の各メモリ・ワードに記憶され
る。

【０１１６】このようにして、両方のデータは１回のア
クセスでメモリ・ブロック２２へ読み出せる。詳しく言
えば、メモリ・ブロック２２中のメモリ・ワードは、多
数ｑのビットを有し、上記比の分子中の加数プラス分母
中の加数を表すのに使用されるビットの和で与えられ
る。一般に、そのような項を表すのに要するビットの数
は、水平分解能（定義領域）Ｎ及び垂直分解能（真理値
レベル）Ｌの関数であろう。望ましくは、分子項を表す
のに２０ビットが使用され、そして分母項を表すのに１
０ビットが使用される。

【０１１７】このように、３２ビットの広がりを持つ１
つのメモリ・ワードは、ファジィ規則の結果部分に関す
る各所属関係関数にとって充分であろう。メモリ・ブロ
ック２２中に含まれたワードの数は、得られた所属関係
関数に印加されるべき推論的プロセスの型式に依存す
る。

【０１１８】中央制御ユニット３は更にブロック２３を
含み、このブロック２３はメモリ・ブロック２２中に含
まれたメモリ・ワードの各々のアドレスを計算する働き
をする。

【０１１９】電子コントローラ１の構造の説明は図５で
完了し、この図５は出力（変換）部４を概略的に示す。
出力部４では、所属関係関数がファジィ論理の計算モデ
ルに従って組み合わされ、もって適切な変換に続いて制
御信号を出力する。従って、所属関係関数は、定義領域
中の正確な表現に変換されなければならない。

【０１２０】このため、適当な文献で周知の種々のアル
ゴリズムがしばしば使用され、いわゆる重心が最もよく
使用される。この方法では、電子コントローラ１からの
出力は、ファジィ規則処理によって生じられる関数に関
連付けられた重心によって事実上与えられる。詳しく言
えば、この関数は、ＭＡＸ−ＤＯＴ技術及び推論規則
（これが有る場合）の重みθに応じて変更されるような
個別に得られる所属関係関数の和から得られる。

【０１２１】この仮定で、ファジィ計算から得られる関
数の重心は、これを起こした個々の所属関係関数に関連
付けられた複数の重心から等価な態様で得られることが
できる。そのような部分的な重心は“セントロイド（ｃ
ｅｎｔｒｏｉｄｓ）”と呼ばれ、そして今説明した計算
方法は適当な文献から周知であるセントロイドの方法と
称されている。

【０１２２】セントロイドＣｇ１、Ｃｇ２をそれぞれ有
する２つの所属関係関数μ１（ｘ）、μ２（ｘ）は図１
２に示され、そして重心Ｃｇを有する関数μ（ｘ）＝μ
１（ｘ）＋μ２（ｘ）は上記セントロイドから計算され
る。

【０１２３】この手法を標準化することにより、ＭＡＸ
−ＤＯＴ推論方法を使用して重心Ｃｇを計算するための
式は下記の通りである。

【０１２４】 Ｃｇ＝ΣｉθｉＡｉ＊Ｘｇｉ／ΣｉθｉＡｉ

【０１２５】ただし、ｉは１からｎまで変わり、θｉは
加算で得られたｉ番目の所属関係関数に印加される重み
であり、Ａｉは所定の出力所属関係関数の面積であり、
そしてＸｇｉはこの関数の重心である。

【０１２６】図５は、上記式を実行する出力部４の構造
である。この構造は２個の乗算器３７、３８を並列に含
み、各乗算器は、その一方の入力端子がインターフェイ
ス・ブロック２１を介してセレクタ・ブロック１９（こ
こから重み値θｉが発する）に接続され、且つその他方
の入力端子がメモリ・ブロック２２（デファジィファイ
ヤ・プロセスを実行するために用いられる結果所属関係
関数についての情報を供給する）に接続されている。

【０１２７】乗算器３７、３８は、重心式の分子及び分
母に現れる乗算を同時に行う。そのような乗算の結果
は、並列接続された２個の加算器３９に通される。な
お、各加算器３９の入力端子はそれぞれ乗算器３７、３
８の出力端子に接続されている。加算器３９は、式の分
子及び分母に現れる２つの和を同時にとる。

【０１２８】各加算器３９の出力は除算器４０の入力で
あり、この除算器４０には、式の分子及び分母中の和の
値が一度に供給される。その後、制御信号が除算器４０
から出力され、これにより電子コントローラ１は外部装
置をドライブする。この制御信号は、分子項を表すビッ
トの数と、分母項を表すビットの数との差に等しいビッ
トの数によって表される。本例では、分子項中のビット
の数は２０で、分母項中のビットの数は１０であるの
で、除算器４０の出力は１０ビットで表される。

【０１２９】

【発明の効果】この発明の電子コントローラは、上述し
た技術的問題を解決し、且つ推論演算に含まれた計算を
大幅に簡略化する点で従来と解決策と区別される。その
上、特定のメモリ設計により、他の実施例に比べて大き
さに関してさえ全性能を大幅に改善した。

【０１３０】この発明の特定の一実施例を説明したが、
当業者にはその種々の置換、変形、及び改良が容易に思
いつくだろう。そのような置換、及び改良はここでの開
示の一部であり且つこの発明の精神及び範囲内にあると
する。従って、以上の説明は一例にすぎず限定ではな
い。この発明は特許請求の範囲に規定されたようなもの
及びその等価物だけに制限される。

【図面の簡単な説明】

【図１】ファジィ型の論理変数の所属関係関数のグラフ
再生例を示す。

【図２】この発明に係る電子コントローラの構造を示す
概略図である。

【図３】図２の構造の入力部を示す詳しいブロック図で
ある。

【図４】図２の構造に組み込まれた中央制御ユニットを
示す詳しいブロック図である。

【図５】図２の構造の出力部を示す詳しいブロック図で
ある。

【図６】ファジィ型の論理変数に関連させられた１つの
そして同一の用語組に含まれるようなグラフ表示所属関
係関数である。

【図７】図２の構造に組み込まれたメモリの１個に記憶
された所属関係関数の１組の成分を示すグラフである。

【図８】図２の構造に組み込まれたメモリの１個に含ま
れたワードの構成例である。

【図９】図８に示したメモリ・ワードに格納されたＤＩ
Ｓ１及びＤＩＳ２を示すグラフである。

【図１０】図８に示したメモリ・ワードに格納されたＤ
ＩＳ３を示すグラフである。

【図１１】図４の中央制御ユニットの一部の詳細図であ
る。

【図１２】この発明の電子コントローラで行われた論理
演算のグラフである。

【図１３】図１２と同様な他の論理演算のグラフであ
る。

【符号の説明】

１ 電子コントローラ ２ 入力部（ファジィファイヤ） ３ 中央制御ユニット（ファジィ・エンジン） ４ 出力部（デファジィファイヤ） ５ 変換ブロック ６ メモリ・ブロック ７ 第１の記憶区域（イメージィング区域） ８ 第２の記憶区域（アクティベーティング区域） ９ シフト・レジスタ １０ デコーダ・ブロック １１ デコーダ・ブロック １２ マルチプレクサ １３ 減算器 １４ 除算器 １５ 加算器 １６ エネーブル・ブロック １７ コンパレータ １８ コンパレータ １９ ＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リナルド・ポルッツィ イタリア国、20100 ミラノ、ピアッツ ァ・イストリア ２ (72)発明者 ジャングイド・リゾット イタリア国、22040 チヴァテ、ヴィア・ ベルヴェデーレ 22／24

Claims (24)

【特許請求の範囲】
1. 【請求項１】 ファジィ論理態様で作動され、これによ
   り論理変数の所属関係関数（μ（ｘ））が、１組の（Ｉ
   Ｆ−ＴＨＥＮ）規則であって、その各々が少なくとも１
   つの前（ＩＦ）条件及び少なくとも１つの結果（ＴＨＥ
   Ｎ）含意を有する前記規則として形成される推論演算を
   受け、且つ入力部、この入力部に接続された中央制御ユ
   ニット、及びこの中央制御ユニットに接続された出力部
   を備えた型式である電子コントローラの前記入力部であ
   って、 前記入力部の入力端子と前記中央制御ユニットの入力端
   子との間に接続され、入力を所属関係関数データに変換
   するための少なくとも１個の変換ブロックを含み、この
   変換ブロックが、前記（ＩＦ−ＴＨＥＮ）規則組の前
   （ＩＦ）条件に関する情報を記憶するための少なくとも
   １個のメモリ・ブロックを含む電子コントローラの入力
   部。
2. 【請求項２】 前記メモリ・ブロックは、 前記（ＩＦ−ＴＨＥＮ）規則組の（ＩＦ）条件に連結さ
   れた論理変数の１組の所属関係関数についてのデータを
   含む第１の記憶区域と、 各論理変数を、前記組中の前記所属関係関数の対応する
   １つの所属関係関数と関連付けるデータを含む第２の記
   憶区域と、 を有する請求項１の電子コントローラの入力部。
3. 【請求項３】 前記変換ブロックは、更に、前記第１及
   び第２の記憶区域中のデータをアクセスするための少な
   くとも１個のアドレス・デコーダ・ブロックを含む請求
   項２の電子コントローラの入力部。
4. 【請求項４】 前記変換ブロックは、更に、前記メモリ
   ・ブロックに接続されたシフト・レジスタを含む請求項
   １の電子コントローラの入力部。
5. 【請求項５】 前記少なくとも１個のアドレス・デコー
   ダ・ブロックは、前記入力部の入力端子に接続されてい
   る請求項３の電子コントローラの入力部。
6. 【請求項６】 前記少なくとも１個のアドレス・デコー
   ダ・ブロックは、 第１、第２及び第３の入力端子を有し、その各々がシフ
   ト・レジスタの少なくとも第１の出力端子に接続されて
   いる少なくとも１個のマルチプレクサと、 このマルチプレクサの少なくとも１個の出力端子に接続
   された少なくとも第１の入力端子、及び前記入力部の入
   力端子に接続された少なくとも第２の入力端子を有する
   少なくとも１個の減算器と、 この減算器の少なくとも１個の出力端子に接続された少
   なくとも１個の入力端子、及び前記シフト・レジスタの
   少なくとも第２の入力端子に接続された少なくとも第１
   の出力端子を有する少なくとも１個の除算器と、 この除算器の少なくとも第２の出力端子に接続された少
   なくとも第１の入力端子、前記シフト・レジスタの少な
   くとも１個の出力端子に接続された少なくとも第２の入
   力端子、及び前記第１の記憶区域に結合された少なくと
   も１個の出力端子を有する少なくとも１個の加算器と、 を含む請求項２の電子コントローラの入力部。
7. 【請求項７】 前記変換ブロックが少なくとも１個のエ
   ネーブル・ブロックを含み、このエネーブル・ブロック
   は、 並列に接続された少なくとも第１及び第２のコンパレー
   タであって、その各々が前記シフト・レジスタの少なく
   とも第２の出力端子に接続された少なくとも第１の入力
   端子、及び前記入力部の入力端子に接続された少なくと
   も第２の入力端子を有する前記コンパレータと、 前記第１のコンパレータの少なくとも１個の出力端子に
   接続された少なくとも第１の入力端子、前記第２のコン
   パレータの少なくとも１個の出力端子に接続された少な
   くとも第２の入力端子、及び前記アドレス・デコーダ・
   ブロックの少なくとも１個の入力端子に接続された少な
   くとも１個の出力端子を有する少なくとも１個の論理Ａ
   ＮＤゲートと、 を含む請求項１の電子コントローラの入力部。
8. 【請求項８】 ファジィ論理態様で作動され、これによ
   り論理変数の所属関係関数（μ（ｘ））が、１組の（Ｉ
   Ｆ−ＴＨＥＮ）規則であって、その各々が少なくとも１
   つの前（ＩＦ）条件及び少なくとも１つの結果（ＴＨＥ
   Ｎ）含意を有する前記規則として形成される推論演算を
   受ける電子コントローラのメモリであって、 前記（ＩＦ−ＴＨＥＮ）規則の前（ＩＦ）部分に連結さ
   れた１組の所属関係関数についての第１のデータを記憶
   する第１の区域と、 各論理変数を、前記組中の前記所属関係関数の対応する
   １つの所属関係関数と関連付ける第２のデータを記憶す
   る第２の区域と、 を含む電子コントローラのメモリ。
9. 【請求項９】 論理変数を受け、前記第１の区域中の前
   記第１のデータ及び前記第２の区域中の前記第２のデー
   タから前記論理変数の所属関係関数を作るための所属関
   係関数発生器を更に含む請求項８の電子コントローラの
   メモリ。
10. 【請求項１０】 論理変数の値を受け、この値から所属
    関係関数を求めるための値ゼネレータを更に含む請求項
    ８の電子コントローラのメモリ。
11. 【請求項１１】 前記値ゼネレータは、 前記論理変数と関連付けられた前記第１の区域中のデー
    タをアクセスするための第１のアドレス・デコーダと、 前記第１の区域からの前記データに基づいて前記第２の
    区域中のデータをアクセスするための第２のアドレス・
    デコーダと、 前記第１の区域からアクセスされたデータ、前記第２の
    区域からアクセスされたデータ、及び前記論理変数の前
    記値を受け、前記所属関係関数の前記値を求めるための
    プロセッサと、 を含む請求項１０の電子コントローラのメモリ。
12. 【請求項１２】 論理変数値から所属関係関数値を生じ
    るための方法であって、 所属関係関数の形状を定める第１のメモリ中にデータを
    記憶させるステップと、 前記第１のメモリ中の前記所属関係関数の形状に論理変
    数を関連付ける第２のメモリ中にデータを記憶させるス
    テップと、 前記論理変数値に関連付けられた論理変数のために前記
    第２のメモリから第１のデータを取り出すステップと、 前記第１のデータに基づいて前記第１のメモリから第２
    のデータを取り出すステップと、 前記論理変数値、前記第１のデータ及び前記第２のデー
    タに基づいて前記所属関係関数を生じるステップと、 を含む方法。
13. 【請求項１３】 前記所属関係関数値を生じるステップ
    は、 前記第１のデータと前記第２のデータとの第１のオフセ
    ットを求めるステップと、 前記論理変数値と前記第１のデータとの第２のオフセッ
    トを求めるステップと、 前記第１のオフセット及び前記第２のオフセットを組み
    合わせてアドレス位置を求めるステップと、 前記アドレス位置で前記第１のメモリ中の所属関係関数
    値をアクセスするステップと、 を含む請求項１２の方法。
14. 【請求項１４】 ファジィ論理態様で作動される電子コ
    ントローラのメモリに所属関係関数を記憶させ、またこ
    れを取り出すための方法であって、 ファジィ規則の前部分に連結された１組の所属関係関数
    についての第１のデータを記憶させるステップと、 各論理変数を、前記組中の所属関係関数のうちの対応す
    る１つと関連付ける第２のデータを記憶させるステップ
    と、 含む方法。
15. 【請求項１５】 前記第１のデータ及び前記第２のデー
    タから論理変数のための所属関係関数を生じるステップ
    を更に含む請求項１４の方法。
16. 【請求項１６】 前記第１のデータ及び前記第２のデー
    タから論理変数値のための所属関係関数値を求めるステ
    ップを更に含む請求項１４の方法。
17. 【請求項１７】 前記所属関係関数を求めるステップ
    は、 前記論理変数に関連付けられた前記第１のデータをアク
    セスするステップと、 前記論理変数に関連付けられた前記第２のデータをアク
    セスするステップと、 前記アクセスされた第１のデータ、前記アクセスされた
    第２のデータ及び前記論理変数値を処理して前記所属関
    係関数値を求めるステップと、 を含む請求項１６の方法。
18. 【請求項１８】 ファジィ論理態様で作動される電子コ
    ントローラの入力部であって、 入力変数に関する所属関係関数データを記憶するための
    少なくとも１個のメモリ手段を備え、 このメモリ手段が、 入力変数の１組の所属関係関数についてのデータを記憶
    するための第１の記憶手段と、 各入力変数を、前記組中の所属関係関数のうちの対応す
    る１つに関連付けるデータを記憶するための第２の記憶
    手段と、 を含み、 更に、入力を受け且つ前記記憶された所属関係関数デー
    タを使用して所属関係関数を求めるための変換手段を備
    えた電子コントローラの入力部。
19. 【請求項１９】 前記変換手段がシフト・レジスタを含
    む請求項１８の電子コントローラの入力部。
20. 【請求項２０】 前記メモリ手段は、前記第１及び第２
    の記憶手段中のデータをアクセスするためのアドレス・
    デコーダ手段を更に含む請求項１８の電子コントローラ
    の入力部。
21. 【請求項２１】 前記アドレス・デコーダ手段は、入力
    変数を受けて前記第２の記憶手段をアクセスすることに
    よりデータを求めるための第１のアドレス手段を含む請
    求項２０の電子コントローラの入力部。
22. 【請求項２２】 電子コントローラで使用する所属関係
    関数を記憶するためのメモリであって、 複数の所属関係関数についてのデータを記憶するための
    第１の記憶手段と、 少なくとも１つの論理変数を、前記第１の記憶手段中の
    前記複数の所属関係関数のうちの対応する１つに関連付
    けるデータを記憶するための第２の記憶手段と、 を含むメモリ。
23. 【請求項２３】 論理変数の所属関係関数を発生するた
    めの所属関係関数発生手段を更に備え、この所属関係関
    数発生手段は、 前記論理変数を受け、前記論理変数に対応する所属関係
    関数に対して前記第２の記憶手段中のデータを取り出す
    ための関数決定手段と、 前記第１の記憶手段から対応する所属関係関数を取り出
    すための関数取り出し手段と、 を含む請求項２２のメモリ。
24. 【請求項２４】 前記所属関係関数発生手段から前記論
    理変数の値及び前記所属関係関数を受け、前記論理変数
    の前記値に関連付けられた所属関係関数値を決定するた
    めの値決定手段を更に備えた請求項２３のメモリ。