JP2819842B2

JP2819842B2 - デジタル・シグナル・プロセッサ

Info

Publication number: JP2819842B2
Application number: JP1787391A
Authority: JP
Inventors: 博池田
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1991-02-08
Filing date: 1991-02-08
Publication date: 1998-11-05
Anticipated expiration: 2013-11-05
Also published as: JPH04256168A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル・シグナル
・プロセッサに関し、特にファジィ制御用に適したデジ
タル・シグナル・プロセッサの構成に関する。

【０００２】

【従来の技術】従来のデジタル・シグナル・プロセッサ
としては、例えばμＰＤ７７２０（日本電気株式会社
製）がある。以下、デジタル・シグナル・プロセッサの
特徴を明確にするため、通常のマイクロプロセッサと対
比して説明する。図９はマイクロプロセッサの内部構成
の概略を示すブロック図、図１０は上記のデジタル・シ
グナル・プロセッサの内部構成の概略を示すブロック図
である。図９と図１０とを比較してみると、大きな相違
は並列乗算器１がデジタル・シグナル・プロセッサにだ
け実装されている点である。これにより、デジタル・シ
グナル・プロセッサは、１マシン・サイクルでハードウ
ェア的に乗算を行なうことが可能になる。これに対して
マイクロプロセッサは、１０数マシン・サイクルでマイ
クロコードによってソフトウェア的に演算を行なうた
め、デジタル・シグナル・プロセッサに比べて多くの処
理時間が必要になる。またデジタル・シグナル・プロセ
ッサでは、ＲＯＭ、ＲＡＭを内蔵し、バスをいろいろな
部分に接続することで制御の並列化を行なっている。こ
れに対してマイクロプロセッサは、内部データ・バスを
ベースにして順次外部のＲＯＭ、ＲＡＭからプログラム
やデータを操作する逐次処理型の構成となっている。

【０００３】上記のように、デジタル・シグナル・プロ
セッサは、リアルタイム信号処理専用に開発されたプロ
セッサであり、ハードウェア的に次のような特徴を持っ
ている。（１）並列乗算器をもち、乗算の高速処理が可
能である。（２）全体の高速性を追及して、実行のパイ
プライン化等を行なっている。（３）インストラクショ
ンとデータのメモリが明確に分離されたハーバード・ア
ーキテクチャを採用している。（４）内部にＲＡＭ、Ｒ
ＯＭ、さらには入出力インターフェース部分も内蔵して
おり、スタンドアロンで動作可能である。加えて、デジ
タル・シグナル・プロセッサでは、図１１に示すよう
に、乗算器２の出力を直接に加減算ユニット３へ接続す
るというアーキテクチャをとるものが多い。これは、デ
ジタル信号処理で多用されている積和演算を高速に処理
するためである。なお、積和演算とは、次式で示される
ような２数の積を連続して加算していく演算形式を指
す。ｙ＝ａ₁×ｂ₁＋ａ₂×ｂ₂＋ａ₃×ｂ₃＋……＋ａ_n×ｂ_n また、デジタル・シグナル・プロセッサでは、その動作
の高速性を追求するため、余分なものは切り捨てた設計
を行なっている。このため、ソフトウェア上では、命令
が計算に必要な最低限のものに限定されている。また、
命令はマイクロ・コードであり、プログラムは全体の細
かい処理動作を考慮にいれて作る必要がある。また、デ
ジタル・シグナル・プロセッサには汎用と専用があり、
専用には通信用、画像処理用などがある。また、制御用
にも使用されるが、制御用としての専用デジタル・シグ
ナル・プロセッサはなく、汎用デジタル・シグナル・プ
ロセッサが用いられている。

【０００４】本発明においては、上記のごときデジタル
・シグナル・プロセッサをファジィ制御に応用すること
を考える。まず、ファジィ制御の特徴について説明す
る。ファジィ制御方式は、人間のもつ制御知識をファジ
ィルールによって表現し、ファジィ推論によって操作量
を決定する方式である。例えば、図１２に示すようなフ
ァジィ制御系で、対象システム７の状態に関する情報を
ｘ₁、ｘ₂、対象システム７への入力である操作量をｕと
すると、制御知識は次のようなif-then形式のファジィ
ルールで表わされ、ファジィ制御装置４の知識ベース５
に格納される。 if ｘ₁ is high and ｘ₂ is low, then u is medium if ｘ₁ is low and ｘ₂ is medium, then u is low これらの制御ルールにおいて、ifの部分は条件部（前件
部）、thenの部分は結論部（後件部）と呼ばれる。その
なかの変数ｘ₁、ｘ₂はファジィ制御装置４にとって入力
であり、ｕは出力である。また、high、low、mediumは
ｘ₁、ｘ₂、ｕがとるファジィ値であり、あいまいさを表
現するメンバシップ関数で定義されるファジィ集合であ
る。ファジィ制御装置４は、対象システム７から情報ｘ
₁、ｘ₂を入力として取り込み、知識ベース５にあるファ
ジィルールを使ってファジィ推論を行ない、操作量ｕを
決定して対象システム７へ出力する。ファジィ制御にお
けるファジィ推論は、知識工学のプロダクションルール
で用いる多段の推論とは違って一段の推論である。ま
た、条件部の入力変数を、測定にあいまいさが存在する
ファジィ値として扱うこともできるが、確定した数値と
して扱うこともできる。

【０００５】ファジィ制御におけるファジィ推論の方法
は、三つのステップ、すなわち、（１）条件部の適合度
を求める、（２）ルールごとに推論結果を求める、
（３）全体の推論結果を求める、からなるが、いくつか
の実現方法がある。以下、一般に使われている実現方法
の概略を、２入力、１出力の場合を例として説明する。
図１３は、上記の推論方法を示した特性図である。この
例の場合、次の二つの制御ルールだけからなるものとす
る。 if ｘ₁ is Ａ₁₁ and ｘ₂ is Ａ₁₂, then u is Ｂ₁ if ｘ₁ is Ａ₂₁ and ｘ₂ isＡ₂₂, then u is Ｂ₂ １入力、１出力をもつプロセスの定置制御を考え、制御
装置への入力を目標値からの偏差ｅ(＝ｘ₁）とその偏差
の時間的変化分Δｅ(＝ｘ₂)、出力を操作量の変化分Δ
ｖ(＝ｕ）と選んだ場合は、上記のような定式化にな
る。以下、前記（１）〜（３）のステップについて説明
する。

【０００６】（１）条件部の適合度を求める。入力値を確定値としたとき、制御ルールの条件部“ｘ₁
is Ａ₁₁”、“ｘ₂ isＡ₁₂”に対する入力ｘ₁＝ｘ ₁、ｘ₂
＝ｘ ₂の適合度をファジィ値Ａ₁₁、Ａ₁₂のメンバシップ
関数の値μ_A11(ｘ ₁)、μ_A12(ｘ ₂）とする。なお、ファ
ジィ集合Ａのメンバシップ関数をμ_A(ｘ）と書くことに
する。また、ｘ ₁およびｘ ₂は、それぞれｘ₁、ｘ₂の入力
値を示す。そして、“ｘ₁ is Ａ_i1 and ｘ₂ is Ａ_i2”
に対してその適合度を ω_i＝μ_Ai1(ｘ ₁）∧μ_Ai2(ｘ ₂）ｉ＝１，２ …（数１）によって計算する。なお、∧は最小値をとる演算であ
る。

【０００７】（２）ルールごとに推論結果を求める。ｉ番目のルールによる推論結果を、ｉ番目のルールの結
果部のファジィ値を定義するメンバシップ関数μ_Biをω
_i倍したメンバシップ関数ω_i・μ_Biとする。なお、ω_i∧
μ_Biとする場合もある。

【０００８】（３）全体の推論結果を求める。推論結果の適合度による重み平均として出力値を計算す
る。二つのルールによる推論結果の統合ｕは、各ルール
の結果部のメンバシップ関数ω₁・μ_B1、ω₂・μ_B2から
メンバシップ関数μ_B(＝ω₁・μ_B1∪ω₂・μ_B2）を求め、
その重心として、すなわち、各ルールの適合度ω_iによ
る重み付き平均ｕ＝∫μ_B(ｕ)ｕｄｕ／∫μ_B(ｕ)ｄｕ …（数２）として求める。なお、∪は最大値をとる演算である。し
たがって、ファジィ推論は各ルールの適合度を用いた総
合判断となる。

【０００９】以上のようなファジィ制御において、ファ
ジィ制御装置４としてデジタル・シグナル・プロセッサ
を使用することを考える。或る程度の汎用性、低コスト
性を持ちつつ高速の推論演算を行なうにはデジタル・シ
グナル・プロセッサは最適である。まず、（数２）式の
重み付き平均（重心演算）をデジタル処理で行なうと、
下記（数３）式に示すようになる。

【００１０】

【数３】

【００１１】上式において、ｕ_k、μ_Bkはそれぞれデジ
タル値の出力値とメンバーシップ関数（μ_B）である。
（数３）式は除算も含むが、分子と分母はそれぞれ下記
（数４）式に示すごとき積和演算であり、デジタル・シ
グナル・プロセッサのアーキテクチャで効率的に演算で
きる。

【００１２】

【数４】

【００１３】しかし、その他の適合度を求める演算やメ
ンバーシップ関数μ_Bを求める演算を同時に行なうこと
は出来ず、従って演算時間のオーバーヘッドとなる。

【００１４】

【発明が解決しようとする課題】上記のように、デジタ
ル・シグナル・プロセッサは、低コストであり、かつ積
和演算を高速で行なうことが出来るなど、ファジィ制御
用として従来のマイクロプロセッサよりも有利な点があ
る。しかし、上記のように、非ファジィ化演算（重心計
算等）などでは積和演算を効果的に行なうことが出来る
が、その他の推論演算部分では、ファジィ制御に適する
構成が考慮されておらず、ファジィ制御用としては不満
足なものであった。

【００１５】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、ファジィ制御用と
して最適なデジタル・シグナル・プロセッサの構成を提
供することを目的とする。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、比較器と、並列乗算器と、算術論理ユニット
（ＡＬＵ）とのセットで演算ブロックを構成し、このブ
ロックで比較演算、比較−積和演算、積−積和演算を行
なうように構成したものである。このように構成すれ
ば、上記の演算ブロックでファジィ演算の殆どを効率的
に行なうことが出来る。なお、請求項１は後記第１図の
実施例の相当する。

【００１７】また、請求項２に記載の発明は、第１のデ
ータ・バスを前件部データ、第２のデータ・バスを後件
部データに限ったものであり、前件部の最小値演算では
比較器から直接に第１のデータ・バスに戻し、ルール毎
の推論結果μ_Biおよび推論結果μ_Bは第３のレジスタお
よび第４のレジスタによって第２のデータ・バスに戻す
ように構成している。このように二つのデータ・バスを
完全に分離して使用することにより、並列性と高速化を
より一層推進することが出来る。なお、請求項２は後記
第３図の実施例に相当する。

【００１８】また、請求項３に記載の発明は、第１と第
２の二つの比較器を用いて、前件部と後件部の演算を別
の演算ブロックで行なうことによって並列化を図ったも
のである。すなわち、前件部の最小値演算と後件部の最
小値演算は第１の比較器で行ない、後件部の最大値演
算、積和演算は第２の比較器、並列乗算器および算術論
理ユニット等で行なう。このように、本発明の演算ブロ
ックを並列化（例えばルールごとに作る）すれば、デー
タ・バスの専有時間を少なくしてさらに高速化すること
が出来る。なお、請求項３は後記第４図の実施例に相当
する。

【００１９】また、請求項４に記載の発明は、比較器と
して、最小値モード比較器と、最大値モード比較器との
一対の比較器を用いたものである。このように構成すれ
ば、ファジィ制御演算をさらに高速に、かつ比較的低コ
ストで行なうことが可能になる。なお、請求項４は後記
第７図の実施例に相当する。

【００２０】

【発明の実施例】図１はこの発明の一実施例を示すブロ
ック図である。まず構成を説明すると、第１のデータ・
バス１１と第２のデータ・バス１２があり、原則として
第１のデータ・バスは前件部のデータ、第２のデータ・
バスは後件部のデータを扱うものとする（図１では例外
の場合がある）。また、ＲＡＭ１０ａがデータバス１１
に、ＲＡＭ１０ｂがデータ・バス１２にそれぞれ接続さ
れている。また、レジスタ１３ａは第１のデータ・バス
１１に、レジスタ１３ｂは第１と第２のデータ・バス１
１、１２に接続されている（もちろん多重化されてい
る）。また、レジスタ１３ａ、１３ｂを受けて、比較器
１４があり、その出力はレジスタ１３ｃに出力される。
なお、比較器１４の構成例は図５（詳細後述）に示され
ている。また、レジスタ１３ｃは並列乗算器１５の一つ
の入力に接続される。また、第２のデータ・バス１２に
接続されたレジスタ１３ｅのデータをマルチプレクス部
１６で変換した後のデータが並列乗算器１５の他の入力
にはいる。並列乗算器１５の出力はレジスタ１３ｄを通
じて、算術論理ユニット（以下、ＡＬＵと記す）１７の
一つの入力バス１１に入る。ＡＬＵ１７はレジスタ１３
ｄの出力と、それ自身の出力をアキュムレータ１８で蓄
積した結果とを加減算する。そしてアキュムレータ１８
の出力は第２のデータ・バス１２に接続されている。

【００２１】次に作用を説明する。図１のデジタル・シ
グナル・プロセッサのアーキテクチャが、ファジィ制御
・ファジィ推論においてどのように機能するかを図２に
基づいて説明する。なお、図２は、図１に説明のための
矢印〜（演算の経路を示す）を加えたものであり、
その他は図１と同一である。まず、前件部データ（前記
図１３のμ_A11〜μ_A22に対応）がＲＡＭ１０ａのアクセ
スによってデータ・バス１１に出力される。ＲＡＭ１０
ａにはμ_A11〜μ_A22の形状がデジタル・データで記憶さ
れている。これはμ_A11〜μ_A22をシリアルにアクセスし
ても良いし、パラレルでも良い。ただし、後者の場合に
はデータ・バス１１のビット数は膨大なものとなる。こ
こではシリアルにアクセスすると仮定する。従って、ま
ずμ_A11とμ_A21がシリアルにデータ・バス１１に現わ
れ、レジスタ１３ａとレジスタ１３ｂにそれぞれ取り込
まれる。それらのデータは比較器１４に送られ、比較器
１４を最小値演算モード（比較器のモードと回路構成例
は後述）にして、出力の小さい方のデータをレジスタ１
３ｃに送出する。レジスタ１３ｃの最小値データはデー
タ・バス１１に出力され、ＲＡＭ１０ａに一時記憶され
るか、レジスタ１３ａあるいはレジスタ１３ｂに取り込
まれて次の演算のために準備される。以上のシーケンス
（図２の経路）で、ファジィ推論の前件部の最小値演
算が第１のルールに対して行なわれ、第１のルールの適
合度がデータ・バス１１に出力されたことになる。上記
の演算を各ルールに対して繰り返せば良い（適合度をＲ
ＡＭ１０ａに入れた場合）。

【００２２】一方、第１のルールの適合度をレジスタ１
３ａに格納した時の次の演算を考える。ＲＡＭ１０ｂか
ら後件部データ（μ_B1の中にあるｕのデータ）をデータ
・バス１２に出力し、レジスタ１３ｂに取り込む。ルー
ルごとの推論結果としてμ_Bi∧ω_iという最小値演算
（頭切り）を行なうとすると、上記のデータで比較器１
４で最小値を出力し、それをレジスタ１３ｃに入れてデ
ータ・バス１１に出力する。推論結果μ_Biがこうしてデ
ータ・バス１１に出るので、再びＲＡＭ１０ａに一時記
憶されるか、あるいは次の演算に備えてレジスタ１３ａ
に取り込まれる（図２の経路）。

【００２３】次に、前記図１３のように、ルールごとの
推論結果としてμ_Bi・ω_iという乗算で出す（頭切り
２）推論方法でのシーケンスを考える。適合度ω_ｉは再
びレジスタ１３ａに格納されている。ここで、レジスタ
１３ｂに例えばＦＦＦＦ（１６ビットの場合の最大値）
を入れて、比較器１４で最小値演算を行なうと、レジス
タ１３ａの適合度がそのままレジスタ１３ｃに出る。次
にレジスタ１３ｅに後件部データ（μ_B1）を入れて、マ
ルチプレクス部１６で変換（この場合は等価変換、すな
わち入力をそのまま出力すれば良い）した後、レジスタ
１３ｃの適合度ω_iと共に並列乗算器１５へ送る。従っ
て並列乗算器１５はμ_Bi・ω_iの乗算を行なって、その
結果をレジスタ１３ｄに出力する。レジスタ１３ｄは前
と同様にデータ・バス１１に結果を出力して、一時記憶
か次の演算のためにレジスタに格納する（図２の経路
）。

【００２４】最後に、ルール毎の推論結果μ_Biから最終
結論ｕを出すシーケンスを考える。図２の経路によっ
て、ルールごとの推論結果μ_Biが或るｕ（ここではｕ_i
とする）に対してレジスタ１３ａに格納されているもの
とする（レジスタ１３ｃからか、或いは一時記憶された
ＲＡＭからレジスタ１３ａに転送されている）。次に別
のルールの推論結果μ_Bjを一時記憶されたＲＡＭから
か、他のレジスタからレジスタ１３ｂに取り込む。そう
して、比較器１４を最大値モードで動作させると、レジ
スタ１３ｃにμ_Biとμ_Bjでの最大値が出力される。これ
を各ルールに対して繰り返すと、与えられたｕ_iに対す
る最終のメンバシップ関数μ_Bがレジスタ１３ｃに残
る。次に前記（数３）式に当る重心演算を行なうが、こ
れは汎用のデジタル・シグナル・プロセッサに見られる
積和演算と同一である。すなわちレジスタ１３ｃに格納
されたμ_B(ｕ＝ｕ_i）と、レジスタ１３ｅとマルチプレ
クス部１６で生成されたｕ_iを並列乗算器１４で乗算
し、μ_B・ｕ_iをレジスタ１３ｄに出力する。異なるｕ_iに
対して次々にこの動作を行ない（図２の経路、経路
を繰り返す）、最後にＡＬＵ１７とアキュムレータ１８
で下記（数５）式に示すごとき和演算を行ない、アキュ
ムレータ１８の最終結果をデータ・バス１２に出力す
る。

【００２５】

【数５】

【００２６】前記（数３）式の分母は、マルチプレクス
部１６の出力に０００１や他の単位一定デジタル量を出
力することによって得られる。実際には、（数３）式の
割算をするわけであるが、これは汎用のデジタル・シグ
ナル・プロセッサと同様にＡＬＵを使って減算を行なう
か、またはＡＬＵにシフタを付加して効率的に行なうこ
ともできる。あるいは、図６に示すように、バッファ回
路３０を使って分子データ３１と分母データ３２を別々
に出力し、外部でＤ／Ａ変換する時にアナログ的に割算
する方が、速度としては速くなると考えられる。

【００２７】以上のように、汎用の積和演算ブロックに
最小値／最大値モード付の比較器を接続することによ
り、ファジィ推論を効率的に行なうことが出来る。すな
わち、図２のように接続すれば、比較動作がレジスタ間
の転送で逐次的に出来ることになり、一命令サイクルで
複数個のルールについてμ_Bを与えられたｕ_iで計算する
ことが出来、ｕ_iについて繰り返すと、さらにレジスタ
からの転送で積和演算を行なうことが出来る。それらを
すべて一命令サイクルで行なうことは不可能であるが、
ｕ_iの個数＋１命令程度で可能である。

【００２８】次に、図５は、比較器１４の構成の一実施
例を示す図であり、（ａ）は回路図、（ｂ）は演算ブロ
ックの回路図、（ｃ）は比較器１４の動作を説明するた
めのブロック図である。図５（ａ）に示すように、比較
器１４は、演算ブロック２０ａ〜２０ｄ、複数のＯＲゲ
ート２１、複数のＡＮＤゲート２２およびインバータ２
３から構成されている。そして演算ブロック２０ａ〜２
０ｄは、図５（ｂ）に示すように、パス・トランジスタ
２４で構成されている（例えばELECTRONICS,1983.9.13
参照）。なお、ａ_j~、ｂ_j~、ｄ_j~、ＭＡＸ~は、それぞ
れａ_j、ｂ_j、ｄ_j、ＭＡＸの反転信号である。図５に示
す比較器１４においては、演算ブロックの直列接続で
（ａ₃〜ａ₀）と（ｂ₃〜ｂ₀）の大小比較を行なう。すな
わちｃ₄が“１”のとき（ａ₃〜ａ₀）＞（ｂ₃〜ｂ₀）で
あり、ｄ₄が“１”のとき（ａ₃〜ａ₀）≦（ｂ₃〜ｂ₀）
である。このとき選択信号ＭＩＮ／ＭＡＸ~により、
（ａ₃〜ａ₀）と（ｂ₃〜ｂ₀）のうち最小（ＭＩＮ／ＭＡ
Ｘ~＝“１”）、あるいは最大（ＭＩＮ／ＭＡＸ~＝
“０”）のものが（ｘ₃〜ｘ₀）に出力される。図５
（ｃ）は上記の状態を示している。以上の全ての動作は
コントロール回路１９（図１または図２参照）で制御さ
れる。なお、図５は４ビットの比較の例であるが、さら
に多ビットでも同様に構成することができる。

【００２９】次に、図３は、本発明の第２の実施例のブ
ロック図である。この実施例は、データ・バス１１を前
件部データ、データ・バス１２を後件部データに限った
例である。前件部の最小値演算では比較器１４から直接
データ・バス１１に戻し、ルール毎の推論結果μ_Biおよ
び推論結果μ_Bはレジスタ１３ｃおよびレジスタ１３ｄ
によってデータ・バス１２に戻す。その他は図１と同様
である。

【００３０】次に、図４は、本発明の第３の実施例のブ
ロック図である。この実施例は、二つの比較器１４ａ、
１４ｂを用いて、前件部と後件部の演算を別の演算ブロ
ックで行なって並列化を図った例である。前件部の最小
値演算と後件部の最小値演算は比較器１４ａで行ない、
データ・バス１２を受けて後件部の最大値演算、積和演
算は比較器１４ｂ、並列乗算器１５、ＡＬＵ１７等で行
なう。このように、本発明の演算ブロックを並列化（例
えばルールごとに作る）すれば、高速化を図ることが出
来るが、回路規模は増大することになる。

【００３１】次に、図７は、本発明の第４の実施例のブ
ロック図である。この実施例は、比較器１４として、最
小値モード比較器すなわちｍｉｎ演算器１４ａと、最大
値モード比較器すなわちｍａｘ演算器１４ｂとの一対の
比較器を用い、図７のように接続することにより、さら
にファジィ推論に適したデジタル・シグナル・プロセッ
サを実現するものである。

【００３２】以下、前記と同様に従来技術で説明したフ
ァジィ推論の方法に基づいて、図７の実施例を説明す
る。まず、前件部（条件部）の適合度を計算するわけで
あるが、そのためにＲＡＭ１０ａに格納されている前件
部メンバシップ関数の値μ_Aijを入力値ｘ_i（すなわちＲ
ＡＭ１０ａのアドレス）に応じてデータ・バス１１に出
力し、ｍｉｎ演算器１４ａの一方の入力に入れる（ある
いは図示しない補助バスによってＲＡＭ１０ａから直接
ｍｉｎ演算器１４ａに入力する）。次に、ｍｉｎ演算器
１４ａでアキュムレータ１８ａの値と比較し、最小値を
再びアキュムレータ１８ａに出力する。最初のμ_Aijに
対しては、アキュムレータ１８ａには例えばＦＦＦＦが
入っており、ｍｉｎ演算の結果、アキュムレータ１８ａ
にμ_Aijが格納される。このシーケンスが一つのルール
の前件部の変数ｘ₁、ｘ₂、…ｘ_i…の数だけ繰り返され
ると、アキュムレータ１８ａに適合度ω_j（ｊ番目のル
ールに対して）が残る。

【００３３】次に、与えられた出力値ｕに対して後件部
のメンバシップ関数がＲＡＭ１０ｂからデータ・バス１
２に出され、レジスタ１３ａに格納される。出力値ｕは
まだ決まっているわけではなく、ファジィ推論では全て
の可能なｕの値についてメンバシップ関数を計算する。
例えばｕとして００００〜ＦＦＦＦの範囲を順次計算す
る。ｋ番目の出力値ｕをｕ_kとすると、ｕ_kに対応するｊ
番目のルールの後件部メンバシップ関数μＢ_jをＲＡＭ
１０ｂより読み出すことになる。このようにしてレジス
タ１３ａに格納されたμ_Bjと、アキュムレータ１８ａの
適合度ω_jをｍｉｎ演算器１４ａで最小値を取って再び
アキュムレータ１８ａに出力すると、ルール毎の推論結
果ω_j∧μ_Bjがｊ番目のルールに対してアキュムレータ
１８ａに残る。このようにアキュムレータ１８ａには、
ルールごとの推論結果が次々に現われる。これを受けて
アキュムレータ１８ａにルールごとの推論結果ω_j∧μ
_Bjが現われた時に、ｍａｘ演算器１４ｂでアキュムレー
タ１８ｂの値と比較して最大値を再びアキュムレータ１
８ｂに出力する。最初のルールの推論結果がアキュムレ
ータ１８ａに現われた時には、アキュムレータ１８ｂに
は、例えば“００００”が入っていて、ルールごとの推
論結果ω₁∧μ_B1がアキュムレータ１８ｂにそのまま格
納される。このように、或るｕ_kに対してアキュムレー
タ１８ｂに全体の推論結果μ_Bが残る。なお、μ_Bは下記
（数６）で示される。

【００３４】

【数６】

【００３５】μ_Bはｕ_kの関数であり、μ_B(ｕ_k）と書く
ことにする。このμ_B(ｕ_k）が全てのｕ_kに対して求めら
れれば、あとは、非ファジィ化、すなわち（数２）式の
重心計算〔ディジタルでは（数３）式のような積和演
算〕を行なえば良い。従って、或るｕ_kに対して、並列
乗算器１５の一方の入力１５ａにｕ_kの値を、他方の入
力にアキュムレータ１８ｂからμ_B(ｕ_k）を入力すれ
ば、並列乗算器１５の出力にμ_B(ｕ_k）・ｕ_kが現われ
る。これをＡＬＵ１７とアキュムレータ１８ｃで和演算
をすると、下記（数７）式に示す値が計算され、（数
３）式の分子がアキュムレータ１８ｃに残る。

【００３６】

【数７】

【００３７】（数３）式の分母も入力１５ａをｕ_k＝１
とすれば計算することが出来、あとは除算すればよい。
以上のように、ファジィ制御用のデジタル・シグナル・
プロセッサの演算部のアーキテクチャとして、図７のよ
うに構成すると、ファジィ推論を効率的に行なうことが
出来る。本実施例では前記の実施例に比べてさらにファ
ジィ制御に最適化されているので、高速化が図れる。た
だし前記の実施例では、多少汎用性が残されており、例
えばディジタル・フィルタとしても使いたい場合（ファ
ジィ推論の入力に対してフィルタをかけるような場合）
にも比較的容易に対応できる利点がある。

【００３８】次に、図７の実施例について、さらに具体
的な例を説明し、演算フローの詳細を明確にし、その利
点を具体的に示す。ここでは、次のファジィ規則を考え
る（前記従来例における説明と同じ）。 if ｘ₁ is high and ｘ₂ is low, then ｕ is medium …（Ｒ１） if ｘ₁ is low and ｘ₂ is medium, then ｕ is low …（Ｒ２） high、low、medium、low等のあいまい量に対するメンバ
シップ関数は図８のように与えられるとする。これら
は、例えば、アドレス関数としてＲＡＭ１０ａ、ＲＡＭ
１０ｂにディジタル・データの形で記憶されている。こ
こで、或る時刻でｘ₁＝８、ｘ₂＝４という入力値が入力
されたとする（もちろん、対応するディジタル量で）。
そこで各ルールに対して、推論を行なうことになる。ま
ずルールＲ１に対して、ｘ₁＝８のアドレスに対応する
“high”のメンバシップ関数の値μ_1H＝０.８（対応す
るディジタル量を意味する。以下同様）をＲＡＭ１０ａ
からデータ・バス１１に出力し、ｍｉｎ演算器１４ａの
一方の入力に送る。アキュムレータ１８ａには初期値と
してμ_H＝１.０が入っている（リセット信号で入力して
も良い）。すると、ｍｉｎ演算器１４ａはμ_H＝１.０と
μ_1H＝０.８とを比較して、μ_H＝０.８をアキュムレー
タ１８ａに出力する。次に、ｘ₂＝４に対してアドレス
をコントロール部１９から送出し、“low”に対応する
メンバシップ関数μ_2Lの値μ_2L＝０.６をＲＡＭ１０ａ
から送出して、データ・バス１１に出力する。これを再
び、ｍｉｎ演算器１４ａの一方の入力に入れ、アキュム
レータ１８ａのμ_1H＝０.８と比較して、アキュムレー
タ１８ａに再びμ_2L＝０.６を出力する。これが第１番
目のルールＲ１の前件部の適合度である。

【００３９】次に、後件部のｕに対して、例えばｕ＝
０、１、２、３、４、５の値のみをとることにする（対
応するディジタル量を意味する。以下同様）。まず、ｕ
＝０に対応する後件部メンバシップ関数（ルールＲ１の
もの）の値μ_u1＝０.０をＲＡＭ１０ｂからデータ・バ
ス１２に出力する。これをレジスタ１３ａに取り込み、
ｍｉｎ演算器１４ａで、アキュムレータ１８ａにあるμ
_2L＝０.６と比較し、再びアキュムレータ１８ａに最小
値μ_u1＝０.０を出力する。これがｕ＝０のときの、頭
切りされたルールＲ１の推論結果である。なお、この場
合には、実際には頭切りはされていないが、ｕ＝２、
３、４に対しては、図８の一点鎖線のように「頭切り」
が行なわれる。ルールＲ１の推論結果０.０がｕ＝０に
対してアキュムレータ１８ａに格納された後、ｍａｘ演
算器１４ｂに送られ、アキュムレータ１８ｂと比較され
る。最初、アキュムレータ１８ｂには、０.０が入って
いて、アキュムレータ１８ａの値がｍａｘ演算でそのま
まアキュムレータ１８ｂに入る（上の例では０.０と０.
０で値は同じである）。

【００４０】次に、ルールＲ２に移る。ルールＲ１と同
様に、ｘ₁＝８、ｘ₂＝４に対してＲＡＭ１０ａから、順
次μ_1L＝０.１、μ_2H＝０.２（図８参照）を読み出し
て、ｍｉｎ演算器１４ａで比較し、さらにｕ＝０に対す
る後件部μ_u2＝１.０をＲＡＭＭ１０ｂから読み出して
ｍｉｎ演算器１４ａで頭切りをすると、μ_1L＝０.１が
アキュムレータ１８ａに残る。これでルールＲ２に関す
るｕ＝０での推論結果が得られる。ここで、アキュムレ
ータ１８ａの値μ_1L＝０.１と、上で格納されたアキュ
ムレータ１８ｂの値μ_u1＝０.０とをｍａｘ演算器１４
ｂで比較すると、再びアキュムレータ１８ｂにμ_1L＝
０.１が送出され、ｕ＝０での全体推論結果が得られ
る。並列演算器１５で、μ_1L＝０.１と、信号１５ａに
ｕ＝０に対応する座標値を入れると、（数３）式の分子
の最初の積演算がＡＬＵ１７に送られる。以上のシーケ
ンスをｕ＝０、１、２、３、４、５について繰り返す
と、アキュムレータ１８ｃには、（数３）式の分子の値
が残るわけである。以上のようにして、ｍｉｎ演算器１
４ａ、ｍａｘ演算器１４ｂ、並列乗算器１５、ＡＬＵ１
７の一連の流れで、ファジィ推論を効率良く行なうこと
が出来る。このような演算部を持つデジタル・シグナル
・プロセッサを用いることにより、ファジィ制御を高速
に、かつ比較的低コストで行なうことが可能となる。

【００４１】次に、本実施例のデジタル・シグナル・プ
ロセッサが、通常の汎用デジタル・シグナル・プロセッ
サでファジィ推論を行なう場合に比べてどの程度高速化
されるかを簡単に評価してみる。汎用のデジタル・シグ
ナル・プロセッサでは、図１０のように並列乗算器とＡ
ＬＵ、アキュムレータの組み合わせであるので、このＡ
ＬＵを使って推論を行なうことになる。ＡＬＵに直接入
力する補助バスがないとすると、並列乗算器を通して入
力することになる。通常、積和演算は一命令で出来るの
で、これ自体はそれほどオーバヘッドにならない。従っ
て、ＡＬＵの二つの入力にメンバシップ関数を入れて差
を取り、その符号を判定して、最大か最小値をメモリに
格納する。プログラムやデータをどこから読み込むか
で、これらの演算が何サイクルかかるか違うが、一番速
いものを考えると、ＡＬＵで１サイクル、判別で３サイ
クル、メモリ・ロードで１サイクル、つまり一回の比較
で５サイクルかかる。前記の推論の例で考えると、比較
が２０回行なわれるので、都合１００サイクルとなる。
これに対して、図７に示す実施例においては、各比較は
ロードも含めて１サイクルで可能であるから、全体で２
０サイクルで行なわれ、８０サイクル分は高速化され
る。従って、前記のルール例では、例えば１サイクル１
００nsとすると、１０μs→２μs、すなわち５倍高速化
されることが判る。

【００４２】

【発明の効果】以上説明したように、本発明において
は、二つのデータ・バスを持ち、比較器と、並列演算
器、ＡＬＵ、アキュムレータなどからなる演算ブロック
を配置した構成としたことにより、ファジィ推論におけ
る殆どの推論演算を効率的にデジタル・シグナル・プロ
セッサの範囲内で行なうことが出来る。そのため適切な
汎用性と高速推論を兼ね備えた制御用のデジタル・シグ
ナル・プロセッサを提供することが出来る、という効果
が得られる。

【００４３】また、図３に示した実施例においては、二
つのデータ・バスを完全に分離して使用することによ
り、並列性と高速化をより一層推進することが出来、ま
た、図４に示した実施例は、複数の比較器を用いて並列
性を推進したものであり、共にデータ・バスの専有時間
を少なくして高速化を実現することが出来る、という効
果が得られる。

【００４４】また、図７に示した実施例においては、最
小値モード比較器と、最大値モード比較器との一対の比
較器を用いることにより、ファジィ制御演算をさらに高
速に、かつ比較的低コストで行なうことが可能になる、
という効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図。

【図２】第１の実施例の作用を説明するためのブロック
図。

【図３】本発明の第２の実施例のブロック図。

【図４】本発明の第３の実施例のブロック図。

【図５】比較器１４の一実施例図。

【図６】図１の実施例の一部の構成を示すブロック図。

【図７】本発明の第４の実施例のブロック図。

【図８】第４の実施例の作用を説明するための特性図。

【図９】従来のマイクロプロセッサの一例のブロック
図。

【図１０】従来のデジタル・シグナル・プロセッサの一
例のブロック図。

【図１１】従来のデジタル・シグナル・プロセッサの演
算ユニットの一例図。

【図１２】ファジィ制御装置の一例のブロック図。

【図１３】ファジィ推論を説明するための特性図。

【符号の説明】

１０ａ、１０ｂ…ＲＡＭ（あるいはＲＯＭ）１１、１２…データ・バス１３ａ〜１３ｅ…レジスタ１４、１４、１４…比較器１５…並列乗算器１６…マルチプレクサ１７…算術論理ユニット（ＡＬＵ）１８、１８ａ〜１８ｃ…アキュムレータ１９…コントロール回路

Claims

(57)【特許請求の範囲】

【請求項１】並列乗算器、算術論理ユニットおよびイン
ストラクションとデータの一対のバスラインを備えたデ
ジタル・シグナル・プロセッサにおいて、上記データ・
バスラインが第１のデータ・バスと第２のデータ・バス
から成り、上記第１のデータ・バスから第１のレジス
タを介して入力されるデータと、上記第１のデータ・バ
スあるいは上記第２のデータ・バスから第２のレジスタ
を介して入力されるデータとを比較し、最大または最小
のどちらか一方のデータを出力する比較器と、上記比較
器の出力を上記第１のデータ・バスに戻す第３のレジス
タと、上記第２のデータバスから第５のレジスタを介し
て入力されるデータを変換して出力するマルチプレクサ
と、上記第３のレジスタの出力データと上記マルチプレ
クサの出力データとの乗算を行なう並列乗算器と、上記
並列乗算器の出力データを上記第１のデータ・バスに戻
す第４のレジスタと、与えられたデータを蓄積してその
結果を上記第２のデータバスに出力するアキュムレータ
と、上記第４のレジスタの出力データと上記アキュムレ
ータの出力データとを入力として加減算を行い、その結
果を上記アキュムレータに出力する算術論理ユニット
と、を備え、上記並列乗算器と上記算術論理ユニットと
で積和演算を実行可能に構成したことを特徴とするデジ
タル・シグナル・プロセッサ。
【請求項２】並列乗算器、算術論理ユニットおよびイン
ストラクションとデータの一対のバスラインを備えたデ
ジタル・シグナル・プロセッサにおいて、上記データ・
バスラインが第１のデータ・バスと第２のデータ・バス
から成り、上記第１のデータ・バスから第１のレジス
タを介して入力されるデータと、上記第１のデータ・バ
スあるいは上記第２のデータ・バスから第２のレジスタ
を介して入力されるデータとを比較し、最大または最小
のどちらか一方のデータを出力し、それを上記第１のデ
ータバスへ送出する比較器と、上記比較器の出力を上記
第２のデータ・バスに戻す第３のレジスタと、上記第２
のデータバスから第５のレジスタを介して入力されるデ
ータを変換して出力するマルチプレクサと、上記第３の
レジスタの出力データと上記マルチプレクサの出力デー
タとの乗算を行なう並列乗算器と、上記並列乗算器の出
力データを上記第１のデータ・バスに戻す第４のレジス
タと、与えられたデータを蓄積してその結果を上記第２
のデータバスに出力するアキュムレータと、上記第４の
レジスタの出力データと上記アキュムレータの出力デー
タとを入力として加減算を行い、その結果を上記アキュ
ムレータに出力する算術論理ユニットと、を備え、上記
並列乗算器と上記算術論理ユニットとで積和演算を実行
可能に構成したことを特徴とするデジタル・シグナル・
プロセッサ。
【請求項３】並列乗算器、算術論理ユニットおよびイン
ストラクションとデータの一対のバスラインを備えたデ
ジタル・シグナル・プロセッサにおいて、上記データ・
バスラインが第１のデータ・バスと第２のデータ・バス
から成り、上記第１のデータ・バスから第１のレジス
タを介して入力されるデータと、上記第１のデータ・バ
スあるいは上記第２のデータ・バスから第２のレジスタ
を介して入力されるデータとを比較し、最大または最小
のどちらか一方のデータを出力し、それを上記第２のデ
ータバスへ送出する第１の比較器と、上記比較器の出力
を上記第１のデータ・バスに戻す第３のレジスタと、自
身の出力データと上記第２のデータ・バスのデータとを
比較し、最大または最小のどちらか一方のデータを出力
する第２の比較器と、上記第２のデータバスから第５の
レジスタを介して入力されるデータを変換して出力する
マルチプレクサと、上記第２の比較器の出力データと上
記マルチプレクサの出力データとの乗算を行なう並列乗
算器と、上記並列乗算器の出力データを上記第２のデー
タ・バスに戻す第４のレジスタと、与えられたデータを
蓄積してその結果を上記第２のデータバスに出力するア
キュムレータと、上記第４のレジスタの出力データと上
記アキュムレータの出力データとを入力として加減算を
行い、その結果を上記アキュムレータに出力する算術論
理ユニットと、を備え、上記並列乗算器と上記算術論理
ユニットとで積和演算を実行可能に構成したことを特徴
とするデジタル・シグナル・プロセッサ。
【請求項４】並列乗算器、算術論理ユニットおよびイン
ストラクションとデータの一対のバスラインを備えたデ
ジタル・シグナル・プロセッサにおいて、上記データ・
バスラインが第１のデータ・バスと第２のデータ・バス
から成り、上記第１のデータ・バスから入力されるデ
ータと上記第２のデータバスから第１のレジスタを介し
て入力されるデータと、第１のアキュムレータの値とを
比較し、最小値を上記第１のアキュムレータに出力する
第１の比較器と、上記第１のアキュムレータの値と第２
のアキュムレータの値とを比較し、最大値を上記第２の
アキュムレータに出力する第２の比較器と、上記第２の
アキュムレータの値と他の入力との乗算を行なう並列乗
算器と、与えられたデータを蓄積してその結果を上記第
２のデータバスに出力する第３のアキュムレータと、上
記並列乗算器と上記第３のアキュムレータの出力データ
とを入力として加減算を行い、その結果を上記第３のア
キュムレータに出力する算術論理ユニットと、を備え、
上記並列乗算器と上記算術論理ユニットとで積和演算を
実行可能に構成したことを特徴とするデジタル・シグナ
ル・プロセッサ。