JPS6097434A - 浮動小数点演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は浮動小数点表示のデータの演算を実行する装置
に係シ、特に指数部および仮数部のビット長が指数部の
値によシ可変な浮動小数点表示方式のデータを取扱う場
合に好適な演算装置に関する。

〔発明の背景〕

計算機において実数Ｘ（正数と仮定して説明する）は、
指数部ｅと仮数部ｆから構成される浮動小数点表示方式
によシ表現される。ｒを基数とすると以下の式が成立す
る。

ｘ＝ｒ＠−４−ｆ 従来は、ｅおよびｆには固定されたピット数が割当てら
れていた。たとえば、日立のＨＩＴＡ、Ｃ０Ｍシリーズ
では基数ｒ＝１６を採用し、ｅには７ビツト、ｆには２
４ビツトと単精度３２ビツトの内を固定的に割当ててい
る。この表現方式での問題点は、表現可能なＸの値の範
囲が狭い（１ｅ−６！〜１６−６８）点にある。この問
題点を解決するため、指数部と仮数部のビット長の和は
一定のままで指数部の値によりそれぞれのビット長の配
分を可変とする新しい方式が考えられている。ここでは
、情報処理学会論文誌第２４巻第２号（’８３．３）に
発表された「二重指数分割に基づくデータ長独立実数値
表現法■」の表示方法を前提に説明する。

新表示方法によれば、指数部ビット長が不足するために
発生する指数部オーバフローおよびアンダフローはほと
んどすべて無くすことができる。しかし、本表示方法を
実際に使用する際には、互換性と演算速度の低下の問題
が発生する。すなわち、従来の表示方法によりすでに作
成されたデータは、新表示方法用の演算装置では扱うこ
とができなくなる。また、加減舞、や乗除算を実行する
場合には、。

指数部と仮数部のビット長を判定し両者を分離する前処
理（以下変換処理と呼ぶ）と、演算結果の指数部と仮数
部を統合する後処理（以下逆変換処理と呼ぶ）が従来と
同じ演算処理とは別に新しく必要となり、演算速度が低
下する。

〔発明の目的〕

本発明の目的は、従来の表示方式による浮動小紋点デー
タと、新表示方式による浮動小数点データのいずれも取
扱うことが可能で、かつ前処理と後処理による演算速度
の低下を抑えた演算装置を簡単な構成で提供することに
ある。

〔発明の概要〕

本発明では、演算の多くは浮動小数点レジスタをオペラ
ンドに指定している点に庸目し、浮動小数点レジスタ上
は、指数部と仮数部を分離した形式で格納することとし
、主記憶上の新表示方式の浮動小数点データを従来表示
方式の浮動小数点データに変換して浮動小数点レジスタ
に格納する新命令（以下新ＬＯＡＤ命令と呼ぶ）と、浮
動小数点レジスタ上の従来表示方式の浮動小数点データ
を新表示方式に逆変換して主記憶に格納する新命令（以
下新８ＴＯＲＥ命令と呼ぶ）の２つを追加することによ
シ上記目的を達成している。

従来形式の浮動小数点データは従来のＬＯＡＤ／５ＴＯ
ＲＥ命令により主記憶装置にアクセス可能である。

さらに、伺度も読出す新形式の浮動小数点データは新Ｌ
ＯＡＤ命令により浮動小数点レジスタに常駐化しておけ
ば変換処理は全部で一回に減少できる。また、主記憶装
置に格納が不要な中間結果については変換処理も逆変換
処理も不要となる。

〔発明の実施例〕

以下、本発明の一実施例を第１図以下を用いて説明する
。

第１図は、前述のＩＩＩＴＡＣＭシリーズ計算機で採用
している３２ビットからなる浮動小数点命令の形式を示
した図であり、上側の数字はビット長を示す。８ビツト
の０２部は命令の種類を示す。

以下、本実施例では下記の命令について説明する。

後半の２命令が本実施例で新しく開示する命令である。

次の８１部４ビツトは、第１オペランドの浮動小数点レ
ジスタ番号を指定する。次のＸ２部４ピツト、８２部４
ビツト、Ｄ２部１２ビットは主記憶装置上の第２オペラ
ンドのアドレスを決定するだめのインデックスレジスタ
番号、ペースレジスタ番号、ディスプレイスメントをそ
れぞれしている。

第２図は、１６ビツトからなる浮動小数点命令の形式を
示した図である。上位８ビツトの０２部は命令の種類を
示してあシ、本実施例では下記の命令について説明する
。

次の８１部４ビツトと几２部４ビットは、浮動小数点レ
ジスタ上の第１オペランドと第２オペランドのレジスタ
番号をそれぞれ指定する。

第３図は、主記憶上に格納された３２ビツトの従来形式
の浮動小数点データ形式を示した図である。最上位の１
ビツトの８部は符号を示し、次の７ピツトのＥＸＰ部は
２を基数とする指数部（−６４〜＋６３を２の補数で表
現）を示し、残シの２４ビツトのＩｉ”　Ｒ，０部は仮
数部（１，０〜２．０２−２８）を示す。以下、本形式
をＭＳ形式と呼ぶ。

第４図は、浮動小数点レジスタ上に格納された４８ビツ
ト（左端の１ビツトは後述）の従来形式の浮動小数点デ
ータ形式を示した図である。最上位の１ビツトの８部は
符号を示し、次の１６ビツト１７）ＥＸＰ部は指数部（
−２′５〜２”１を２の補数で表現）を示し、残りの３
１ビツトのＦＲＣ部は仮数（１，θ〜２．０　２−８０
）を示している。以下本データ形式をｉ’　Ｐ　ｉｔ形
式と呼ぶ。上述のＭＳ形式とＩｉ’　ｌ）几几式の間で
の変換は、指数部上位ビットの拡張／縮小および仮数部
下位ビットの拡張／縮小によシ容易に実現できる。第４
図の左端の１ビツトのＦ部については後述する。

新しい表示方式による３２ビツトの浮動小数点データ形
式（以下ＵＲ几；　Ｕｎｉｖｅｒｓａｌ　１ｅｐｒｅ　
−５ｅｎｔａｔｉｏｎ　ｆｏｒ几ｅａｌ　ｎｕｍｌ）ｅ
ｒ　と呼ぶ）と、ＦＰ几几式の関係を示したものが第５
図でおる。

右側は実数値が１以上の場合を示し、左側は正で１より
小さい場合を示している。実数が負の場合は、ＦＰ几几
式では符号が１”となる点を除き、該実数の絶対値をＦ
ＰＲ形式で表現した場合と同じである。実数が負の場合
のｔＪＲ几表現は、該実数の絶対値をＵＲｎ形式で表現
したものを「２の補数」で補数化したものとする。

最初に、実数値が１を越える場合のＵＲＲ形式を説明す
る。該実数のＦＰ几几式における指数部の有効ビット数
、すなわち先頭の１１”を含めてそれより下位のビット
数をｍとする。指数部がすべて０″の時にはｍ　＝　Ｑ
とする。ＵＲｎ形式は、符号１ビツト（正の時０）、（
ｍ＋２）ビットの主指数部（ｍ＋１ビツトの先行する１
”と最下位ビット″０′から構成）、（ｍ−１）ビット
の副指数部（ＦＰＲ形式の指数部の先頭の１”を除く有
効ピッＦ’ｌ＋Ｙｔ・・・３’　ｍ−１よシ構成）、残
１３ｏ−２ｔｎ）ビットの仮数部（ＦＰＲ形式の仮数部
の先頭の１”を除くビット列ＸｌＸ２ｘ３・・・から構
成）の４部よυ構成される。但し、ｍ　＝　０又は１の
場合、副指数部は存在しない。

実数値が１よυ小さい場合の有効ビット数ｍは、Ｆ　Ｐ
　ＩＬ形式の指数部の先頭の０”を含めてそれより下位
のビット数でるる。指数部がすべて１”すなわち−１″
の時にはｍ　＝＝　Ｑとする。Ｕ　ＲＲ。

形式の（ｍ−１−２）ビットの主指数部は、（ｍ−１−
１）ビットの先行する０″と最下位ビットの′１”から
構成される。副指数部および仮数部は実数値が１よシ大
な場合と同一である。

実数ＸのＵＲ１を表現は、実数（−Ｘ）のＵ几Ｒ表現を
１２の補数」に基づき補数化した表現であり、負の実数
についてのＵＲＲ表現も容易である。

第６図は、本発明の一実施例の演算装置の構成を示した
ものである。１００は主記憶装置、３００はＵＲ几−ｐ
ｐｎ賀換回路、１４０は浮動小数点レジスタ群、１５１
は浮動小数点演算回路、２３０線命令レジスタ、２４０
は命令解読器、２００は割込み制御回路、２１０はプロ
グラムカウンタ、２２０は命令記憶制御回路、２６０は
第２オペランドアドレス作成回路、２５０は浮動小数レ
ジスタ参照番号作成回路、４００はＦＰＲ−Ｕ几Ｒ逆変
換回路、１２０は浮動小数点ビット拡張回路、１６０は
浮動小数点ビート切捨回路である。

最初第６図を用いて、各命令の実行動作を説明し、後に
第７図と第８図を用いて変換回路３００と４００の詳細
な構成を説明する。

プログラムカウンタ２１０の指示により、命令記憶制御
回路２２０は、アプリケーションプログラムの命令語を
命令レジスタ２３０に入力する。

主記憶装置よりＵＲＲ形式の第２オペランドを読出し、
ＦＰ几几式に変換後、その内容を浮動小数点レジスタ中
の第１オペランドに格納するＬＥＸ命令を例として、最
初に説明する。

第２オペランドアドレス作成回路２６０は、命令レジス
タ２３０中のＲ２部（Ｘ２部）とＢ２部とＢ２部を入力
として第２オペランドアドレスを作成し、主記憶装置１
００に第２オペランド（３２ビツト）の読出しを要求す
る。主記憶装置から読出された３２ビツトのＵＲＲ形式
のデータはデータ線１０１を経由してＵＲＲ−ＦＰＲ変
換回路でｌｉ’　Ｉ’几形式に変換後、データ線３０１
および選択回路１３１を経由して浮動小数点レジスタ群
１４０に書込まれる。選択回路１３１は、第６図には明
示していないが命令解読器２４０の制御により、実行中
の命令の種類により浮動小数点レジスタへの書込みデー
タを選択する。すなわち、ＬＥＸ命令ではデータ線３０
１を選択し、ＬＥ命令では浮動小数点ビット拡張回路１
２０の出力を選択し、ＡＥ、ＭＥ、ＡＥＲ，ＭＥＲでは
浮動小数点レジスタ１５１の出力を選択する。格納すべ
きレジスタ番号は、命令レジスタ２３０のＲ１部の内容
を入力として浮動小数点レジスタ参照番号作成回路２５
０が作成し、データ線２５３を経由して指示される。

ｔＪＲ几−ＦＰＲ変換回路３００のもう１つの出力であ
る信号線３０２は、変換の失敗（指数部のビット数不足
）を示す信号であり、選択回路１３０を経由して浮動小
数点レジスタ群１４０のＦ部に格納される。選択回路１
３０はＬＥＸ命令以外の実行時には０”を選択する。

命令解読器２４０は、ＬＥＸ命令が４バイト長命令であ
るので制御線２４１を経由して、プログラムカウンタ２
１０を４バイトだけ増加させる。

引続いて命令記憶制御回路２２０は後続命令を命令レジ
スタ２３０に入力する。

次に、５ＴＥＸ命令の動作を説明する。Ｓ　ＴＥＸ命令
は、浮動小数点レジスタ上のＦＰ几几式の第１オペラン
ドをＵ几Ｒ形式に逆変換して主記憶中の第２オペランド
に格納する命令である。

５ＴＥＸ命令が命令レジスタ２３０に入力されると、Ｒ
１部の出力を入力として浮動小数点レジスタ参照番号作
成回路２５０はデータ２５２を経由して第１オペランド
読出しレジスタ番号を指示する。第１オペランドとして
浮動小数点レジスタ群１４０よりデータ線１４２を経由
して読出されたＦＰＲ形式のデータは、ＦＰＲ−Ｕ几几
逆変換回路４００でＵＲＲ形式に逆変換後、選択回路１
８０を経由して主記憶装置１００中の第２オペランドに
格納される。選択回路１８０は、５ＴＥＸ命令を実行中
にはＦ　ｌ）几−〇Ｒ几逆変換回路４００の出力データ
線４２０を選択し、ＳＴＥ命令の実行中には浮動小数点
ビット切捨回路１６０の出力データ線１６１を選択する
。

第２オペランドのアドレスはＬＥＸ命令と同様に第２オ
ペランドアドレス作成回路２６０が作成する。

第１オペランドで指定された浮動小数点レジスタには、
１”ＰＩＬ形式では表現できない数値すなわち指数部の
値が−２１１１より小さいか、（２１１１１）より大き
かった場合を仮定する。この様に指数部に必要なビット
数が大きいＵＲＲ形式のデータをＵＲＲ−Ｉｉ’　ｌ’
几変換回路３００に入力すると、出力線３０２は前述の
ごとく変換失敗を示すためＩＩ　Ｉ　１１とな！Ｄ、Ｌ
ＥＸ命令命令後行後１オペランドで指定されたレジスタ
のＦ部は１１１１１になっている。Ｆ部が１”となって
いるレジスタが読出されると、第１オペランド用Ｆ部読
出し線１４４が′１”となりＯＲゲート１９０を経由し
て、割込み制御回路２００に起動を要求する。割込み制
御回路２００は、起動がかかるとプログラムカウンタ２
１０の内容をあらかじめ指定された割込み処理ルーチン
の先頭アドレスに変更する。以下、割込み処理ルーチン
の命令が順次実行される。

ＬＥ命令は１１選択回路１３１がＵＲＲ−ＦＰＲ変換回
路の出力ではなく浮動小数点ビット拡張回路１２０の出
力ｒ選択し、選択回路１３０が０′。

を選択する点を除きＬＥＸ命令と同じ動作である。

浮動小数点ビット拡張回路は、指数部７ピツトを１６ピ
ツトに２の補数表示の法則に基づき符号付きで拡張し、
仮数部２４ビツトを下位に０′′を追加して３１ビツト
に拡張する。

ＳＴＥ命令は、選択回路１８０がＦＰＲ−Ｕ几Ｒ逆変換
回路４００の出力ではなく浮動小数点ビット切捨回路１
６０の出力線１６１を選択する点が５ＴＢＸ命令と異な
る。切捨回路は、指数部１６ビツト中上位９ビットを切
捨て７ピツトとじ、仮数部３１ビツトの下位７ピツトを
切捨て２４ビツトとする。指数部の切捨てによシ有効情
報が失なれた時、すなわち指数が７ピツトでは表現でき
ない時には信号線１６２を′１”とし、ＯＲゲート１９
０を経由して割込み制御回路２００に起動をかける点が
５ＴＥＸ命令と異なる。

ＡＥ命令、ＭＥ命令が命令レジスタ２３０に格納された
時には、主記憶装置上に存在するＭＳ形式の第２オペラ
ンドが第２オペランドアドレス作成回路２６０が指定す
るアドレスに従って読出され、浮動小数点ピット拡張回
路１２０によｐＦＰＲ形式に拡張され、選択回路１５０
を経由して浮動小数点演算回路１５１の片側の入力とし
て入力される。もう一方の入力である第１オペランドは
、浮動小数点レジスタ参照番号作成回路２５０がデータ
線２５２で指定する浮動小数点レジスタ群１４０中のレ
ジスタより読出されデータ線１４２を経由して転送され
る。

演算回路１５１は、加算又は乗算結果を選択回路１３１
を経由して、浮動小数点レジスタ群中の第１オペランド
に書込む。レジスタ番号は、浮動小数点レジスタ参照番
号作成回路がデータ線２５３を用いて指定する。

演算回路が演算のオーバフロー（演算結果の指数部が（
２１１１１）を越える）又はアンダフロー（演算結果の
指数部が一２Ｉｌｌより小さい）を検出した時には、信
号線１５２が１″となりＯＲゲート１９０を経由して割
込み制御回路２００に起動をかける。第１オペランドと
して指定したレジスタのＦ部が”１”の場合も信号線１
４４が６１″となり、ＯＲゲート１９０を経由して割込
み制御回路２００に起動をかける。

ＡＥ几、ＭＥＲ命令の場合には第１オペランドも第２オ
ペランドも浮動小数点レジスタである点が、ＡＥ、ＭＥ
命令と異なる。すなわち第２オペランドは、浮動小数点
レジスタ参照番号作成回路２５０が命令レジスタ２３０
のＲ２部を入力としてデータ線２５１を経由してレジス
タ番号を指示し、浮動小数点レジスタ１４０より読出さ
れ、データ線１４１と選択回路１５０を経由して演算器
１５１に入力される。また、第２オペランドのレジスタ
のＦ部が”ｌ”の場合にも信号線１４３にｇ″１”が読
出され、Ｏｌｌ、ゲート１９０を経由して割込み制御回
路２００に起動をかける。

ＡＥ几、ＭＥＩ（命令は２バイト長命令なので命令解読
器２４０はデータ線２４１を経由してプログラムカウン
タ２１０の内容を２バイト分増加させる点も他の命令と
異なる動作である。

第７図は、第６図におけるＵＩＩＲ−ＦＰＲ変換回路の
詳細な一実施例である。本実施例では絶対値化した後に
ＵＲｎからＦ　ｌ）几の変換を行なっている。データ線
１０１−ヒの３２ビツトのＵＲ几几式のデータはＵ几Ｒ
レジスタ１０２に格納される。

絶対値回路１０３はＵ　ＲＲ，レジスタの出力３２ビツ
トを２の補数表現のデータとして入力し、その絶対値の
ね号を除く下位３１ビツトを出力する。

絶対値回路１０３の出力は、先行０／１］数回路１０４
に入力される。先行０／１計数回路は、最上位ピットと
同じ値のピットが最上位ピットを咋き上位に何個つらな
っているかを判定する回路である。以下に入力と出力の
例を示す。

本出力値は、第５図に示した指数部の有効ビット数ｍと
一致している。以下、本出力値をｍと呼ぶ。

ＦＰＲ形式の仮数部を格納する３１ピツ）ＦＲＣレジス
タ１１０の最上位ピットには常に１”を入力する。下位
３０ピツトには、絶対値回路の出力３１ビツトを入力と
し最上位ピットを基準とした左シフタ１０８の出力を使
用する。ｍが１以上の時、圧シフタのシフトビット数は
（２ｍ＋１）でおる。ｍ　＝　Ｑの時はシフトビット数
は２である。

本左シフトにより、ＵＲＲ形式の主指数部と副指数部が
左からすべてはきだされ、右からは”０”が挿入される
。

次に指数の作成であるが、ＵＲ几では主指数部（ｍ＋２
ピツト）のビットパターンはＩｉ”ＰＲの指敷部の上位
ビット列とは反転の関係にある。

１１００列発生回路は、上位に（ｍ＋２　）個の１″′
と下位に（２ｇ−ｒ＋＋）個の′０″を持った３１ビツ
トのビット列を発生する回路（但しＭ−０）の時は最上
位のみ１”とし下位はすべて０″であり、その出力は、
ＥＯＩ（演算器１０６を用いて絶対値回ｍ　１０３の出
力と各ビット位置毎の論理排他和（ＥＸｃｌｕｓｉｖｅ
　ＯＲ）を算定され、最下位を基準とした算術右シフタ
１０７に入力され、出力３１ビツトはＦ、　Ｘ　Ｉ）レ
ジスタ１０９に格納される。

シフト数は１ｎさ１の時（３０−２ｍ）ビット、ｍ＝０
の時２９ビツトである。また左からは最上位ビットど同
一内容のものが挿入される。Ｕ几Ｒレジスタの８部１ビ
ツトの符号情報はそのままＳレジスタ１１２に格納され
る。

オーバフロー検出回路１１３は、３１ビツトのＥＸＰレ
ジスタの内容を１６ビツトに縮小しても有効な情報が失
なわれないかを判定する回路でおる。具体的には、Ｅｘ
Ｐレジスタの上位１６ビツトがすべて”０”かすべて１
”以外のパターンの時、出力線３０２を１”とする。こ
の場合は、ｔＪＲ几几几をＦＰＲ形式に変換できないわ
けであり、第６図を用いて説明したごとく割込み起動の
要因になる。この場合にはさらに、仮数部の出力として
はＦ　Ｒ，Ｃレジスタの出力ではなく、ＵＲＲレジスタ
中下位３１ビットの内容をそのまま選択回路１１１は選
択する。

変換回路のＦＰＲ形式の出力データ線３０１は、具体的
にはＳレジスタの出力、ＥＸＰレジスタの下位１６ピツ
ト出力およびＦ　ＲＣレジスタの３１ビツト（又はＵ　
ＲＲレジスタの下位３１ビツト）の合計４８ビツトから
構成される。

第８図は、ＦＰＲ−ＵＲＲ逆変換回路４００の詳細な実
施例を示したものである。データ線１４２を経由して入
力されたＦ’　Ｐ　Ｒ形式のデータ４８ビツトは順に、
Ｓレジスタ４０３（１ビツト）、ＥＸＰレジスタ４０２
（１６ビツト）、Ｉｉ’　ＲＣレジスタ４０１（３１ビ
ツト）に格納される。桁数検出回路は、ＥＸＰレジスタ
の内容を入力として有効なビット数ｍ（第５図に示した
ｍと同じもの）を算定する。Ｆ几Ｃレジスタの下位３０
ビツトは、右シフタ４０７を経由して３１ビツトに拡張
され、Ｕ　ＲＩＬ形式の仮数部を構成する。右シフタ４
０７は最上位ビットを基準として、ｍ≧１の時（２ｍ＋
１）ビット右シフトし、ｍ二〇〇時２ピット右シフトす
る。左からは０”が挿入される。

１１００列発生回路４０５は、第７図の１１００発生回
路１０５と同一構成であり、（Ｉｎ＋２）の先行する”
１″と（２９−ｍ　）個の０”の合計３１ビツトのビッ
ト列を出力する。但しｍ　＝　Ｏの時には最上位のみ１
″で下位はずべて０”となる。Ｅ　Ｘ　Ｐレジスタの出
力１６ビツトは、左シフタ４０６を経由して３１ビツト
に拡張され、１１００列発生回路の出力とＥＯＲ演算器
４０８を用いてＥＯＯＲ演算るので上位の（ｍ＋２　）
ビットが反転され（但し、ｍ−０の時は１ビツト）、Ｕ
几Ｒ表現の指数部（主指数部と副相敷部よシなる）を構
成する。左シックのシフト数は、最下位ビットを基準と
して、ｍ≧１の時（３０−２ｍ）ビット、ｍ＝、０の時
２９ビツトである。右からは６０″が挿入される。

Ｕ■几表現の指数部と仮数部の統合は、ＥＯＲ演算回路
４０８の出力と右シック４０７の出力を各ビット位置毎
にＯＲ演算するＯＲ演算回路４０９により実行され、そ
の出力はＵＲＲレジスタ４１０の下位３１ビツトに入力
される。Ｕ　ＲＲレジスタの最上位ビットにはθ″を入
力する。

ＵＲＲレジスタの内容は絶対値をＵ　ＲＲ形式で表現し
たものであり、負数の場合に１２の補数を取る必要があ
る。すなわち、選択回路４１２は符号情報を格納するＳ
レジスタが゛０パの時、ＵＲ几几ジスタの出力を選択し
、”１”の時ＵＲ几几ジスタの内容を入力とする２の補
数回路４１１の出力を選択する。選択回路の出力はデー
タ線４２０である。

〔発明の効果〕

以上に示した本発明によれは、演算はすべてＦＰＲ形式
に基づいて実行されるが主記憶上にあるデータはＭＳ形
式（従来形式）とＵＲ几几式（新形式）のいずれでも良
い。すなわち、従来のＭＳ）Ｉｊ式のデーｐｒｒｓ、Ｌ
Ｅ、ＳＴＥ、ＡＥ、ＭＥ命令によシ参１（ば、格納する
ことができる。新しいＵ　ＲＩｔ形式のデータＬ１、Ｌ
Ｊ’：Ｘ、８ＴＥ命令により参照、格納することができ
、演算もＬＥＸ命令により浮動小数点レジスタ上にＦ　
Ｐ　Ｉｔ形式に変換後、ＡＥＩＬ、ＭＥ几・６「ｉ令に
上り実行できる。浮動小数点レジスタを第１オペランド
とし、主記憶装置上のＵｌｔ几形式の第２オペランドの
間で直接演算する命令（ＡＥＸ、Ｍｌ：Ｘ）を実行可能
とするには、第６図においてＵ几Ｉｔ　−Ｆ　ｌ）几変
換器３００の出力も演Ｒ器１５１の入力として選択でき
る様、選択回路１５００機能を拡張すれば良い。

以上の実施例では、２を基数とする浮動小数点表示（Ｍ
Ｓ形式、１月１１モ形式）を示したが、２以外／ことえ
ば１６を基数とする浮動小数点表示についても容易に適
用できる。

次に、変換の回数が減少していることを次の計算例を基
に説明する。

Ａ＝＝　（１３＋ｃ　）；３−　Ｃ 各演ｎ、１ひに人力と出力を変換する方式では一回の演
算当り３回、合計６回の変換が必要となる。

本発明の実施例によれば次の命令列で上記計算を実行で
きる。ここでＰＩ’ＪＩ、０　、２．４は浮動小数点レ
ジスフである。ｌ この命令列では、３回の変換（Ｕ　ＲＲ−Ｆ　Ｐ　Ｒ変
換二２回とＦ　ＰＩｔ　−Ｕ　Ｉｔ、几変換１回）に減
少しておυ、中間結果（Ｂ　−１−Ｃ）に対するｔＪＴ
ＬＲ−ＦＰＲ変換とＦ　Ｐ几−ｔＪＲＲ変換およびＣに
対する２度目のＵ几Ｉｔ　−Ｆ　ｒｙ　Ｉも公ｉ換が不
課になっている。この効果は、ＩＩｎ式が複雑化する程
、また同−項が計算にたびたび出現する程大きくなる。

前記実施例では、Ｆ　Ｐ　Ｉｔ、形式の指数部を１６ビ
ツトとり、ているが勿論他のピット数で良い。但しピッ
ト数が減少するとメーバフロー又はアンダフロー割込み
が発生する頻度が向上する危険性がある。またピット数
が増加すると、浮動小数点レジスタの容量増加だけでな
く浮動小数点演算器の論理規模の増加や演算速度の低下
を招く恐れがある。

割込み処理ルーチンにおいて、ＦＰＲ形式では表現でき
なかった数値の処理をソフトウェアでシミュレートすれ
ば、アプリケーションプロクラムからはすべての演算は
ＵＲａ形式で実行しているのと同じ演算結果を得ること
ができる。さらに、ＵＲ几几式では表現できるがＦＰＲ
形式では表現できない数値の出現確率がほとんど０に等
しくなる様に充分なピット数を浮動小数点レジスタ上の
ＦＰｌａ形式の指数部に用意すれば、性能上も割込みに
よる低下はほとんど無視できる比率に抑えることができ
る。

【図面の簡単な説明】

第１図は３２ピツト長命令の構成図、第２図は１６ビツ
ト長命令の構成図、第３図は主記憶上の従来形式（ＭＳ
形式）の浮動小数点表示の構成図、第４図は浮動小数点
レジスタ上のＦＰ几几式の浮動小数点表示の構成図、第
５図は新しいＵＲＲ形式と従来のＦＰ几几式間の変換法
をした図、第６図は２つの浮動小数点形式を取扱うこと
ができる浮動小数点演算装置の構成図、第７図はＵＲＲ
−ＦＰＲ変換回路の構成図、第８図はＦ　Ｐ　）Ｌ　−
１ＪＲＲ変換回路の構成図。 １００・・・主記憶装置、３００・・・ＵＲＲ−ＦＰＲ
変換回路、１４０・・・浮動小数点レジスタ群、１５１
・・・浮動小数点演算回路、４００・・・ＦＰ几−ｔＪ
ＲＲ変換回路、２００・・・割込み制御回路、２１０・
・・プ￥７図 ／ρｌ 罰　３　区

Claims (1)

【特許請求の範囲】
1. 主記憶装置と浮動小数点レジスタと浮動小数点演算器ニ
   ジ構成される演算装置において、浮動小数点変換命令が
   メモリオペランドとして指定する主記憶装置から読出さ
   れた指数部および仮数部のビット長が指数部の値により
   可変な第１の浮動小数点表示方式のデータを、ビット長
   が固定の指数部と仮数部から構成される第２の浮動小数
   点表示方式のデータに変換し上記浮動小数点変換命令が
   レジスタオペランドとして指定する浮動小数点レジスタ
   に格納する変換回路と、浮動小数点逆変換命令がレジス
   タオペランドとして指定する浮動小数点レジスタから読
   出された上記第２の浮動小数点表示方式のデータを、上
   記第１の浮動小数点表示方式のデータに逆変換し上記浮
   動小数点逆変換命令がメモリオペランドとして指定する
   上記主記憶装置に格納する逆変換回路を設けたことを特
   徴とする浮動小数点演算処理装置。