JPH0782426B2 - マージ・ソート方法および装置 - Google Patents
マージ・ソート方法および装置Info
- Publication number
- JPH0782426B2 JPH0782426B2 JP59173309A JP17330984A JPH0782426B2 JP H0782426 B2 JPH0782426 B2 JP H0782426B2 JP 59173309 A JP59173309 A JP 59173309A JP 17330984 A JP17330984 A JP 17330984A JP H0782426 B2 JPH0782426 B2 JP H0782426B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータのマージおよびソーテイングを実行する
専用ハードウエアまたはその方式に係り、特にデータ長
の変化に対して柔軟性のあるマージおよび／またはソー
ト方法および装置に関する。
専用ハードウエアまたはその方式に係り、特にデータ長
の変化に対して柔軟性のあるマージおよび／またはソー
ト方法および装置に関する。
データベース向きのソート用ハードウエアとしては、本
発明発明者らによるヒープソート型のエンジンなどがあ
る。（Tanaka,Y.et al:Pipeline Searching and Sortin
g Modules as Components of a Data Flow Database Co
mputer1),IF2P Congress′ 80,PP.427−432,Oct.1980）
このエンジンは、データの転送とソーテイング演算を完
全にオーバラツプさせることが可能であるため非常に効
率のよい演算が可能である。しかしこのエンジンは以下
のような点で問題があつた。
発明発明者らによるヒープソート型のエンジンなどがあ
る。（Tanaka,Y.et al:Pipeline Searching and Sortin
g Modules as Components of a Data Flow Database Co
mputer1),IF2P Congress′ 80,PP.427−432,Oct.1980）
このエンジンは、データの転送とソーテイング演算を完
全にオーバラツプさせることが可能であるため非常に効
率のよい演算が可能である。しかしこのエンジンは以下
のような点で問題があつた。
（１）回路が複雑で、LSI化する際、素子数が多すぎて
問題が生ずる。
問題が生ずる。
（２）データ長の変更に対する拡張性がない。
他のソート・エンジンとしては、マージ・ソート型のエ
ンジンがある。（Todd,S.:Algorithm and Hardware for
a Merge Sort Using Multiple Processors,IBM J,R＆
D,vol.22,no.5,May 1978）マージ・ソートはヒープソー
トなどに比して、演算方式が単純であるため、ハードウ
エアとしては簡単化できるが、（２）の問題は解決され
ていなかつた。
ンジンがある。（Todd,S.:Algorithm and Hardware for
a Merge Sort Using Multiple Processors,IBM J,R＆
D,vol.22,no.5,May 1978）マージ・ソートはヒープソー
トなどに比して、演算方式が単純であるため、ハードウ
エアとしては簡単化できるが、（２）の問題は解決され
ていなかつた。
上記の事情に鑑み、本発明はデータ長の変化に対して、
柔軟性のあるソーチイング用のエンジンを構築するもの
であり、LSI化を可能とするため、回路をできるだけ単
純化する要求にも応えるマージ・ソート方法および装置
を提供することを目的とする。
柔軟性のあるソーチイング用のエンジンを構築するもの
であり、LSI化を可能とするため、回路をできるだけ単
純化する要求にも応えるマージ・ソート方法および装置
を提供することを目的とする。
データ長の変化に対する拡張性の実現手段としては、デ
ータをある定められたビツト数、（これをｍビツトとす
る）ｍビツトごとに分割して演算を行う方法が考えられ
る。これは、具体的には、ｍビツトのデータを処理する
演算器を複数個接続した構成となる。データ長の変更に
対しては、演算器の接続個数を変更することによつて対
処することが可能となる。この際、各演算機の間で情報
を交換する必要が生ずるが、この交換情報量を少量化す
る必要がある。本発明は、あるｍビツトを処理している
演算器は、それより１つ上位のｍビツトを処理している
演算器だけから入力情報を受け取り、それより１つ下位
のｍビツトを処理している演算器だけに情報を出力する
ようにしたマージ・ソートを伴なうためのマージヤに関
するものである。本発明によれば一般にマージヤを直列
に接続していくことにより、マージ・ソータが構築でき
る。
ータをある定められたビツト数、（これをｍビツトとす
る）ｍビツトごとに分割して演算を行う方法が考えられ
る。これは、具体的には、ｍビツトのデータを処理する
演算器を複数個接続した構成となる。データ長の変更に
対しては、演算器の接続個数を変更することによつて対
処することが可能となる。この際、各演算機の間で情報
を交換する必要が生ずるが、この交換情報量を少量化す
る必要がある。本発明は、あるｍビツトを処理している
演算器は、それより１つ上位のｍビツトを処理している
演算器だけから入力情報を受け取り、それより１つ下位
のｍビツトを処理している演算器だけに情報を出力する
ようにしたマージ・ソートを伴なうためのマージヤに関
するものである。本発明によれば一般にマージヤを直列
に接続していくことにより、マージ・ソータが構築でき
る。
以下、本発明を一実施例により説明する。
一般に、マージ・ソーテイングとは、それぞれすでにソ
ーテイングされたＮ個,M個のデータから、（Ｎ＋Ｍ）個
のソーテイング・データを得るものである。具体的に
は、まず、それぞれの組の先頭の２つのデータの比較を
行い、データを昇順にソートする場合は、小さい方のデ
ータを、データと降順にソートする場合は大きい方のデ
ータを、進んで出力するというものである。次に、選ば
れなかつた組に関しては、そのままのデータ，選ばれた
組の方に関しては、次のデータに関して同様の演算を行
つていくと、（Ｍ＋Ｎ）個のデータのソーテイングが終
了することになる。
ーテイングされたＮ個,M個のデータから、（Ｎ＋Ｍ）個
のソーテイング・データを得るものである。具体的に
は、まず、それぞれの組の先頭の２つのデータの比較を
行い、データを昇順にソートする場合は、小さい方のデ
ータを、データと降順にソートする場合は大きい方のデ
ータを、進んで出力するというものである。次に、選ば
れなかつた組に関しては、そのままのデータ，選ばれた
組の方に関しては、次のデータに関して同様の演算を行
つていくと、（Ｍ＋Ｎ）個のデータのソーテイングが終
了することになる。
第１図は、本発明の構成図である。マージ・ソータは、
ｍビツトずつの比較演算を行うビツト・スライスト・マ
ージヤー及び入力用のバツフアより構成される。ここ
で、最上位（＝０）のｍビツトの演算を行うビツト・ス
ライスト・マージヤーをモデイフアイド・ビツトスライ
スト・マージヤ10（以下MBSM10と略）、それ以下、各ｍ
ビツトの演算を行うビツト・スライスト・マジヤをビツ
ト・スライスト・マージヤ11（以下BSM11と略す）とす
る。なお、上位からｋ番めのBSM11をBSM11−ｋと呼ぶ。
（MBSM10はｋ＝０に対応するとする。）ここでは、それ
ぞれの組のデータの個数を等しいとしてＮ個ずつとす
る。また、ここでは昇順のソーテイングを行うものとす
る。Rnを一方の組のｎ番めのデータ（n:L→Ｎまで変化
する）とし、Lnをもう一方の組のｎ番めのデータとす
る。Rn,k,Ln,kをそれぞれ、Rn,Lnの上からｋ番めのｍビ
ツトのデータであるとする。（ただし、ｋ＝０を最上位
のｍビツトのデータとする。）従つて、Rn,0,Ln,0がMBS
M10に、Rn,k,Ln,kがBSM11−ｋに入力されるデータとい
うことになる。入力用バツフア12はこれらの入力用デー
タを格納するバツフアとする。ただし、入力用バツフア
12−０を、Ln,0,Rn,0（n:0→Ｎ）を格納するバツフアと
し、入力用バツフア12−ｋをRn,k,Ln,kを格納するバツ
フアとする。具体的な格納図は第１図中に示してある。
ｍビツトずつの比較演算を行うビツト・スライスト・マ
ージヤー及び入力用のバツフアより構成される。ここ
で、最上位（＝０）のｍビツトの演算を行うビツト・ス
ライスト・マージヤーをモデイフアイド・ビツトスライ
スト・マージヤ10（以下MBSM10と略）、それ以下、各ｍ
ビツトの演算を行うビツト・スライスト・マジヤをビツ
ト・スライスト・マージヤ11（以下BSM11と略す）とす
る。なお、上位からｋ番めのBSM11をBSM11−ｋと呼ぶ。
（MBSM10はｋ＝０に対応するとする。）ここでは、それ
ぞれの組のデータの個数を等しいとしてＮ個ずつとす
る。また、ここでは昇順のソーテイングを行うものとす
る。Rnを一方の組のｎ番めのデータ（n:L→Ｎまで変化
する）とし、Lnをもう一方の組のｎ番めのデータとす
る。Rn,k,Ln,kをそれぞれ、Rn,Lnの上からｋ番めのｍビ
ツトのデータであるとする。（ただし、ｋ＝０を最上位
のｍビツトのデータとする。）従つて、Rn,0,Ln,0がMBS
M10に、Rn,k,Ln,kがBSM11−ｋに入力されるデータとい
うことになる。入力用バツフア12はこれらの入力用デー
タを格納するバツフアとする。ただし、入力用バツフア
12−０を、Ln,0,Rn,0（n:0→Ｎ）を格納するバツフアと
し、入力用バツフア12−ｋをRn,k,Ln,kを格納するバツ
フアとする。具体的な格納図は第１図中に示してある。
MBSM10は、BSM11−１に対し、２つの制御情報を出力
し、BSM11−ｋは、BSM11−ｋ−１より、２つの入力情報
を得、BSM11−ｋ＋１に、２つの出力情報を出力する。M
BSM10とBSM11では、入力情報の有無が異なる。
し、BSM11−ｋは、BSM11−ｋ−１より、２つの入力情報
を得、BSM11−ｋ＋１に、２つの出力情報を出力する。M
BSM10とBSM11では、入力情報の有無が異なる。
第２図は、BSM11−ｋに対するソート対象データの入力
方法を詳細に示したものである。MBSM10に対するソート
対象データの入力方法と演算結果の出力方法も同様であ
る。BSM11−ｋは、rp20,lp21という２つのポインタを持
つ。rp20はRn,k用の入力ポインタで、lp21はLn,k用の入
力ポインタである。従つて、BSM11−ｋは、入力用バツ
フア12−ｋの中で、rp20,lp21が指しているデータ、す
なわち、Rn,kに関してはrp番め、Ln,kに関してはlp番め
のデータをそれぞれ入力データとする。具体的には、R
rp,k,Llp,kが入力データとなる。
方法を詳細に示したものである。MBSM10に対するソート
対象データの入力方法と演算結果の出力方法も同様であ
る。BSM11−ｋは、rp20,lp21という２つのポインタを持
つ。rp20はRn,k用の入力ポインタで、lp21はLn,k用の入
力ポインタである。従つて、BSM11−ｋは、入力用バツ
フア12−ｋの中で、rp20,lp21が指しているデータ、す
なわち、Rn,kに関してはrp番め、Ln,kに関してはlp番め
のデータをそれぞれ入力データとする。具体的には、R
rp,k,Llp,kが入力データとなる。
この時、MBSM10にバツフア12−０からa1,0,b1,0が入力
されるのを、タイム０とすると、BSM11−ｋにバツフア1
2−ｋからa0,k,b0,kが入力されるのは、タイムｋとな
る。すなわち、BSM11−ｋはBSM11−ｋ−１より、１タイ
ムずつ演算が遅れて進んでいくことになる。同様にデー
タの出力も１タイムずつ遅れていくことになる。これ
は、BSM11−ｋで、an,k,bn,kを演算する際、an,k-1,bn,
k-1の演算結果を知る必要があるためである。これに関
する情報を、BSM11−ｋは、BSM11−ｋ−１より得る。
されるのを、タイム０とすると、BSM11−ｋにバツフア1
2−ｋからa0,k,b0,kが入力されるのは、タイムｋとな
る。すなわち、BSM11−ｋはBSM11−ｋ−１より、１タイ
ムずつ演算が遅れて進んでいくことになる。同様にデー
タの出力も１タイムずつ遅れていくことになる。これ
は、BSM11−ｋで、an,k,bn,kを演算する際、an,k-1,bn,
k-1の演算結果を知る必要があるためである。これに関
する情報を、BSM11−ｋは、BSM11−ｋ−１より得る。
次に、第４図にMBSM10の詳細構成を、第５図にBSM11−
ｋの詳細構成を示す。MBSM10は、最上位のｍビツトを処
理するため、単に、blp,0とalp,0の小さい方のデータを
データ出力線OUTPUT44に出力すればよいことになる。一
方、BSM11−ｋの場合には、上位の演算結果によつて、
選択すべき数がかわつてくる。例えば、BSM11−１で、b
lp,1,alp,1の比較を行う場合、blp,0＞arp,0であれば、
blp,1とalp,1の大小によらず、arp,1を出力しなければ
ならない。というのは、この場合、blp,1を出力すると
まだ上位で、blp,0が出力されていないのに、blp,1を出
力してしまうことになるからである。blp,0,blp,1はblp
という数をスライス化したものであるため、これをバラ
バラに出力すると正しい結果が得られなくなる。この場
合、blp,0＝arp,0が成立した時始めて、blp,1とarp,1の
大小により出力すべき値を決めることができる。本発明
では、これらの判断を、上位の演算器とのポインタの差
によつて行なう。すなわち、上位とのポインタの差が０
であるときには、そのポインタを進めないように演算を
制御する。（上位のポインタより下位のポインタが先に
進むということは、上位で出力していない数を下位で出
力したということになる。）上位の演算器は、blp,kとa
rp,kの演算の結果rp20,lp21を進めた場合には、それぞ
れの制御情報出力線CTLR42,CTLL43を１にして、そうで
ない場合は、０にして下位の演算器に知らせる。（これ
は、MBSM10,BSM11にいずれも共通している。）下位の演
算器はこれを、RI50,LI51に受ける。（MBSM10は上位の
演算器がないため、この部分はなくともよい。）上位の
演算器とのポインタの差は、RI50,LI51の内容を加えて
行き、自分自身のポインタを進めた時、この値を減ずれ
ばよいことになる。DR52,DL53は上位の演算器とのポイ
ンタの差（DR52はrp20,DL53はlp21に関する。）を表わ
す。ただし、arp,k,blp,kとの演算を行う際には、すで
にRI50,LI51に上位からの制御情報が入力されているた
め、DR52,DL53にそれぞれRI50,LI51を加えた値に従つ
て、演算を行う必要がある。Ｄ′R54,D′L55をこの加算
結果とし、この加算を行うためにカウンタI156,カウン
タII57を設ける。それぞれのカウンタは、RI50,LI51が
１の時、DR52,DL53の内容を１増して、Ｄ′R54,D′L55
にそれぞれ出力し、RI50,LI51が０の時には、DR52,DL53
の内容そのままをＤ′R54,D′L55に出力する。DR52,DL5
3,D′R54,D′L55加算回路I56,加算回路II57は、上位と
のポインタとの差を把握するために必要な部分であるた
め、MBSM10には存在しない。
ｋの詳細構成を示す。MBSM10は、最上位のｍビツトを処
理するため、単に、blp,0とalp,0の小さい方のデータを
データ出力線OUTPUT44に出力すればよいことになる。一
方、BSM11−ｋの場合には、上位の演算結果によつて、
選択すべき数がかわつてくる。例えば、BSM11−１で、b
lp,1,alp,1の比較を行う場合、blp,0＞arp,0であれば、
blp,1とalp,1の大小によらず、arp,1を出力しなければ
ならない。というのは、この場合、blp,1を出力すると
まだ上位で、blp,0が出力されていないのに、blp,1を出
力してしまうことになるからである。blp,0,blp,1はblp
という数をスライス化したものであるため、これをバラ
バラに出力すると正しい結果が得られなくなる。この場
合、blp,0＝arp,0が成立した時始めて、blp,1とarp,1の
大小により出力すべき値を決めることができる。本発明
では、これらの判断を、上位の演算器とのポインタの差
によつて行なう。すなわち、上位とのポインタの差が０
であるときには、そのポインタを進めないように演算を
制御する。（上位のポインタより下位のポインタが先に
進むということは、上位で出力していない数を下位で出
力したということになる。）上位の演算器は、blp,kとa
rp,kの演算の結果rp20,lp21を進めた場合には、それぞ
れの制御情報出力線CTLR42,CTLL43を１にして、そうで
ない場合は、０にして下位の演算器に知らせる。（これ
は、MBSM10,BSM11にいずれも共通している。）下位の演
算器はこれを、RI50,LI51に受ける。（MBSM10は上位の
演算器がないため、この部分はなくともよい。）上位の
演算器とのポインタの差は、RI50,LI51の内容を加えて
行き、自分自身のポインタを進めた時、この値を減ずれ
ばよいことになる。DR52,DL53は上位の演算器とのポイ
ンタの差（DR52はrp20,DL53はlp21に関する。）を表わ
す。ただし、arp,k,blp,kとの演算を行う際には、すで
にRI50,LI51に上位からの制御情報が入力されているた
め、DR52,DL53にそれぞれRI50,LI51を加えた値に従つ
て、演算を行う必要がある。Ｄ′R54,D′L55をこの加算
結果とし、この加算を行うためにカウンタI156,カウン
タII57を設ける。それぞれのカウンタは、RI50,LI51が
１の時、DR52,DL53の内容を１増して、Ｄ′R54,D′L55
にそれぞれ出力し、RI50,LI51が０の時には、DR52,DL53
の内容そのままをＤ′R54,D′L55に出力する。DR52,DL5
3,D′R54,D′L55加算回路I56,加算回路II57は、上位と
のポインタとの差を把握するために必要な部分であるた
め、MBSM10には存在しない。
一方、この考え方に基づくとarp,kとblp,kのうちの小さ
い方を選んで出力しようとした時、arp,k＝blp,kが成立
すると、rp20,lp21の両方のポインタを進める必要があ
る。例えば、a1,0＝b1,0が成立したとする。BSM11−１
はこの場合、a1,1とb1,1の小さい方のデータを必らず選
択する必要があるため、MBSM10に両方のポインタを進め
てもらい、BSM11−１が、a1,1とb1,1の演算を行う際、B
SM11−１のＤ′R54,D′L55の値を１にしておかなければ
ならない。（MBSM10が、rp,lpの一方しか進めないと、B
SM11−１とのポインタの差（Ｄ′R54,D′L55）のどちら
か一方が０になるため、a1,1とb1,1の小さい方がポイン
タの差が０になつている方だと支障が生ずる。）rp20,l
p21の両方を動かしても出力するデータは１つであるた
め、１つポインタを進めすぎたということを記憶する必
要がある。C40はポインタを余分に動かした回数を記憶
する。また、どんな値を蓄積したかを記憶するため、出
力結果をV41に記憶しておく。この蓄積結果がはき出さ
れるのは、以下の３つのケースが成立した場合である
（１）両方のポインタが進められなくなつた場合。
（２）どちらか一方のポインタしか進められなくなつた
時には進められる側のポインタが指している値がV41と
異つた場合、（３）両方のポインタが進められる時には
それぞれのポインタが指している小さい方の値がV41と
異つた場合。
い方を選んで出力しようとした時、arp,k＝blp,kが成立
すると、rp20,lp21の両方のポインタを進める必要があ
る。例えば、a1,0＝b1,0が成立したとする。BSM11−１
はこの場合、a1,1とb1,1の小さい方のデータを必らず選
択する必要があるため、MBSM10に両方のポインタを進め
てもらい、BSM11−１が、a1,1とb1,1の演算を行う際、B
SM11−１のＤ′R54,D′L55の値を１にしておかなければ
ならない。（MBSM10が、rp,lpの一方しか進めないと、B
SM11−１とのポインタの差（Ｄ′R54,D′L55）のどちら
か一方が０になるため、a1,1とb1,1の小さい方がポイン
タの差が０になつている方だと支障が生ずる。）rp20,l
p21の両方を動かしても出力するデータは１つであるた
め、１つポインタを進めすぎたということを記憶する必
要がある。C40はポインタを余分に動かした回数を記憶
する。また、どんな値を蓄積したかを記憶するため、出
力結果をV41に記憶しておく。この蓄積結果がはき出さ
れるのは、以下の３つのケースが成立した場合である
（１）両方のポインタが進められなくなつた場合。
（２）どちらか一方のポインタしか進められなくなつた
時には進められる側のポインタが指している値がV41と
異つた場合、（３）両方のポインタが進められる時には
それぞれのポインタが指している小さい方の値がV41と
異つた場合。
以上で、MBSM10の演算回路I45とBSM11−ｋの演算回路II
58以外の部分の説明を終える。以下、２つの演算回路の
動きについて述べる。MBSM10とBSM11−ｋの違いは、す
でに述べたように、上位の演算器の演算結果の制限を受
けるか、受けないかの違いである。BSM11−ｋは、Ｄ′R
54,D′L55が０でない場合は、上位の演算器のポインタ
と自分のポインタとの差がある時であるため、rp20,lp2
1の両ポインタを進めてもよいため、上位演算器の結果
の制限を受けていないことになる。従つて、演算回路I4
5の処理内容は、Ｄ′R54≠０、かつ、Ｄ′L55≠０の時
の演算回路II58の処理内容と等しくなる。従つて、ここ
では演算回路II58の動きを各ケースについて説明する。
58以外の部分の説明を終える。以下、２つの演算回路の
動きについて述べる。MBSM10とBSM11−ｋの違いは、す
でに述べたように、上位の演算器の演算結果の制限を受
けるか、受けないかの違いである。BSM11−ｋは、Ｄ′R
54,D′L55が０でない場合は、上位の演算器のポインタ
と自分のポインタとの差がある時であるため、rp20,lp2
1の両ポインタを進めてもよいため、上位演算器の結果
の制限を受けていないことになる。従つて、演算回路I4
5の処理内容は、Ｄ′R54≠０、かつ、Ｄ′L55≠０の時
の演算回路II58の処理内容と等しくなる。従つて、ここ
では演算回路II58の動きを各ケースについて説明する。
ケース1:D′R54＝Ｄ′L55＝C40＝０、ケース１は存在し
ない。これは、lp20もrp21も進められず、かつ、今まで
に蓄積したデータもないことになる。従つて、出力すべ
きデータが何もない状況である。しかし、BSM11−ｋ
は、BSM11−ｋ−１に比較してタイム１だけ遅れている
ため、少くとも１つは出力すべきデータは存在するため
である。
ない。これは、lp20もrp21も進められず、かつ、今まで
に蓄積したデータもないことになる。従つて、出力すべ
きデータが何もない状況である。しかし、BSM11−ｋ
は、BSM11−ｋ−１に比較してタイム１だけ遅れている
ため、少くとも１つは出力すべきデータは存在するため
である。
ケース2:D′R54＝Ｄ′L55＝0,C40＞０ この場合、rp20,lp21は進めることはできないため、今
まで蓄積してきたデータを出力することになる。従つ
て、以下の演算が行なわれる。
まで蓄積してきたデータを出力することになる。従つ
て、以下の演算が行なわれる。
CTLR42←0,CTLL43←0,OUTPUT44←V41,C40←C40−1,DL53
←Ｄ′L55,DR52←Ｄ′R54 ケース3:D′L55＝0,D′R54＞０ この場合は、lp21が動かせない状況になつている。この
場合はさらに、２つのケースにわけられる。
←Ｄ′L55,DR52←Ｄ′R54 ケース3:D′L55＝0,D′R54＞０ この場合は、lp21が動かせない状況になつている。この
場合はさらに、２つのケースにわけられる。
ケース3.1:C40＝０ or arp,k＝V41 この場合は、arp,kを出力し、rp20を進めればよい。C40
は変更する必要はない。従つて、以下に示す演算が行な
われる。
は変更する必要はない。従つて、以下に示す演算が行な
われる。
CTLR42←1,CTLL43←0,OUTPUT44←arp,k,V41←arp,k,rp2
0＝rp20＋1,DL53＝Ｄ′L55,DR52＝Ｄ′R54−１ ケース3.2:C40≠0,and,arp,k≠V41 この場合は、過去に蓄積されたデータがある上,arp,
kが、V41と異なるため、蓄積されたデータをまず出力す
る必要がある。
0＝rp20＋1,DL53＝Ｄ′L55,DR52＝Ｄ′R54−１ ケース3.2:C40≠0,and,arp,k≠V41 この場合は、過去に蓄積されたデータがある上,arp,
kが、V41と異なるため、蓄積されたデータをまず出力す
る必要がある。
CTLR42←0,CTLL43←0,OUTPUT44←V41,C40←C40−1,DR52
←Ｄ′R54,DL53←Ｄ′L55 ケース4:D′L55＞0,D′R54＝０ この場合は、ケース３とＤ′L55とＤ′R54の関係が逆に
なつた場合であるため、ケース３の場合の対称形とな
る。
←Ｄ′R54,DL53←Ｄ′L55 ケース4:D′L55＞0,D′R54＝０ この場合は、ケース３とＤ′L55とＤ′R54の関係が逆に
なつた場合であるため、ケース３の場合の対称形とな
る。
ケース4.1:C40＝０ or blp,k＝V41演算結果は以下の
様である。CTLR42←0,CTLL43←1,OUTPUT44←blp,k,V41
←blp,k,lp21←lp21＋1,DL53←Ｄ′L55−1,DR52←Ｄ′R
54 ケース4.2:C40≠０ and blp,k≠V41演算結果を以下に
示す。
様である。CTLR42←0,CTLL43←1,OUTPUT44←blp,k,V41
←blp,k,lp21←lp21＋1,DL53←Ｄ′L55−1,DR52←Ｄ′R
54 ケース4.2:C40≠０ and blp,k≠V41演算結果を以下に
示す。
CTLR42←0,CTLL43←0,OUTPUT44←V41,C40←C40−1,DL53
←Ｄ′L55,DR52←Ｄ′R53 ケース5:D′L55＞0,D′R54＞０ この場合、lp21,rp20とも進められる余地があるため、a
rp,kとblp,kの比較を行うことが可能となる。ただし、M
iN（arp,k,blp,k）をarp,kとblp,kの値の小さい方の値
とする。
←Ｄ′L55,DR52←Ｄ′R53 ケース5:D′L55＞0,D′R54＞０ この場合、lp21,rp20とも進められる余地があるため、a
rp,kとblp,kの比較を行うことが可能となる。ただし、M
iN（arp,k,blp,k）をarp,kとblp,kの値の小さい方の値
とする。
ケース5.1:MiN（arp,k,blp,k）≠V41 and C40≠０ この場合、蓄積されたデータがあり、かつ、V41が、
arp,kとblp,kのいずれよりも小さいということであるた
め、蓄積データをまず出力する必要がある。以下の様な
演算結果となる。
arp,kとblp,kのいずれよりも小さいということであるた
め、蓄積データをまず出力する必要がある。以下の様な
演算結果となる。
CTLR42←0,CTLL43←0,OUTPUT44←V41,C40←C40−1,DL53
←Ｄ′L55,DR52←Ｄ′R54 ケース5.2:C40＝0,or,MiN（arp,k,blp,k）＝V41 この場合は、arp,k,blp,kの値によつて演算結果が決ま
る。
←Ｄ′L55,DR52←Ｄ′R54 ケース5.2:C40＝0,or,MiN（arp,k,blp,k）＝V41 この場合は、arp,k,blp,kの値によつて演算結果が決ま
る。
ケース5.2.1:arp,k＞blp,k この場合、blp,kを出力することになる。演算結果は以
下の様になる。
下の様になる。
CTLR42←0,CTLL43←1,OUTPUT44←blp,k,V41←blp,k,lp2
1←lp21＋1,DL53←Ｄ′L55−1,DR52←Ｄ′R54 ケース5.2.2:arp,k＜blp,k この場合、arp,kを出力することになる。演算結果は以
下の様になる。
1←lp21＋1,DL53←Ｄ′L55−1,DR52←Ｄ′R54 ケース5.2.2:arp,k＜blp,k この場合、arp,kを出力することになる。演算結果は以
下の様になる。
CTLR42←1,CTLL43←0,OUTPUT44←arp,k,V41←arp,k,rp2
0←rp20＋1,DL53←Ｄ′L55,DR52←Ｄ′R54−１ ケース5.2.3:arp,k＝blp,k この場合、どちらの値を出力してもよいことになる。lp
21,rp20とも進め、C40を１つ増やす。
0←rp20＋1,DL53←Ｄ′L55,DR52←Ｄ′R54−１ ケース5.2.3:arp,k＝blp,k この場合、どちらの値を出力してもよいことになる。lp
21,rp20とも進め、C40を１つ増やす。
CTLR42←1,CTLL43←1,OUTPUT44←arp,k,V41←arp,k,C40
←C40＋1,lp21←lp21＋1,rp20←rp20＋1,DL53←Ｄ′L55
−1,DR52←Ｄ′R54−１ MBSM10の演算回路Ｉの動きはケース５に等しいことにな
る。このため、BSM11のRI50,LI51を常に１セツトしてお
くと、BSM11はMSBM10と等価な動きをすることになる。
従つて、第６図のように、各BSM11に制御回路61を設
け、制御信号62をON,OFFにすることにより、RI50,LI51
に、上位からのRO42,LI43をそのまま入力させるか（制
御信号62＝OFFの場合）、常に１を入力させる（制御信
号62＝ONの場合）ようにすることができる。制御信号62
−ｋをONにしたBSM11−ｋは、最上位のｍビツトの演算
を処理するMBSM10と等価な動きをする。従つて、すべて
の制御信号62−ｋをOFFにすることにより、１つの長い
データをソートする演算器を、適当な箇所の制御信号62
−ｋをONにすることにより、短いデータをソートする複
数の演算器を構築することができる。
←C40＋1,lp21←lp21＋1,rp20←rp20＋1,DL53←Ｄ′L55
−1,DR52←Ｄ′R54−１ MBSM10の演算回路Ｉの動きはケース５に等しいことにな
る。このため、BSM11のRI50,LI51を常に１セツトしてお
くと、BSM11はMSBM10と等価な動きをすることになる。
従つて、第６図のように、各BSM11に制御回路61を設
け、制御信号62をON,OFFにすることにより、RI50,LI51
に、上位からのRO42,LI43をそのまま入力させるか（制
御信号62＝OFFの場合）、常に１を入力させる（制御信
号62＝ONの場合）ようにすることができる。制御信号62
−ｋをONにしたBSM11−ｋは、最上位のｍビツトの演算
を処理するMBSM10と等価な動きをする。従つて、すべて
の制御信号62−ｋをOFFにすることにより、１つの長い
データをソートする演算器を、適当な箇所の制御信号62
−ｋをONにすることにより、短いデータをソートする複
数の演算器を構築することができる。
本発明によれば、データ長の変化に対応したソータが柔
軟に構築可能である。ただし、ソータは第１図に示した
装置を直列に複数段接続したものである。ビツト・スラ
イス化した各マージヤから出力される情報は２ビツトで
あり、Ｎ個のソーテイングを行うために必要なマージヤ
の段数は、log2Nであるため、ビツト・スライス化した
マージヤをＮ段接続した回路をチツプ化した場合に必要
なピン数は入出力制御情報を併わせて4log2Nとなる。Ｎ
＝4096とすると、この値は48となる。１ビツト単位でス
ライス化を行つた場合は、入力データ、出力データ用そ
れぞれ１本ずつ、この他、Vcc（電源）,grand（アー
ス）など、必要なピン数の合計は50本強で済む。また、
必要なトランジスタ数も、スタテイツクRAMで10万個程
度ダイナミツクRAMで５万個程度と予測され、現在のLSI
化技術で充分LSI化可能であると考えられる。
軟に構築可能である。ただし、ソータは第１図に示した
装置を直列に複数段接続したものである。ビツト・スラ
イス化した各マージヤから出力される情報は２ビツトで
あり、Ｎ個のソーテイングを行うために必要なマージヤ
の段数は、log2Nであるため、ビツト・スライス化した
マージヤをＮ段接続した回路をチツプ化した場合に必要
なピン数は入出力制御情報を併わせて4log2Nとなる。Ｎ
＝4096とすると、この値は48となる。１ビツト単位でス
ライス化を行つた場合は、入力データ、出力データ用そ
れぞれ１本ずつ、この他、Vcc（電源）,grand（アー
ス）など、必要なピン数の合計は50本強で済む。また、
必要なトランジスタ数も、スタテイツクRAMで10万個程
度ダイナミツクRAMで５万個程度と予測され、現在のLSI
化技術で充分LSI化可能であると考えられる。
第１図は本発明の全体構成図、第２図は本発明における
入力データの格納形態と出力形態を示す図、第３図は本
発明におけるデータの入力タイミングを示す説明図、第
４図は本発明のMBSMの構成を示すブロツク図、第５図は
BSMの構成を示すブロツク図、第６図は長いデータをマ
ージする１つの装置と短いデータをマージする複数の装
置の構築法を示す図である。 10……MBSM、11……BSM。
入力データの格納形態と出力形態を示す図、第３図は本
発明におけるデータの入力タイミングを示す説明図、第
４図は本発明のMBSMの構成を示すブロツク図、第５図は
BSMの構成を示すブロツク図、第６図は長いデータをマ
ージする１つの装置と短いデータをマージする複数の装
置の構築法を示す図である。 10……MBSM、11……BSM。
Claims (12)
- 【請求項１】すでにソートされた複数個のデータで構成
される２組の入力データからソートされた１組のデータ
を得るエンジンを有する系のマージ・ソート方法におい
て、前記入力データをビットスライス化すると共に、前
記エンジンを前記ビットスライス化されたデータに対応
して複数のエンジンに分割し、該分割されたエンジンの
各々に前記２組の入力データに対応して演算の対象とな
るビットスライス化されたデータを指示する２つのポイ
ンタを設け、ビットスライス化された最上位のデータの
演算を行なう第１のエンジンでは、ビットスライス化さ
れた最上位のデータの演算結果に応じて自己の２つのポ
インタの状態を更新すると共に、該更新状態に対応した
制御情報を１つ下位のエンジンに伝え、他のエンジンの
各々では、１つ上位のエンジンからの制御情報に基づい
て自己が対応するビットスライス化されたデータの演算
を行ない、演算結果に応じて自己の２つのポインタの状
態を更新し、該更新状態に対応した制御情報を１つ下位
のエンジンに伝えることを特徴とするマージ・ソート方
法。 - 【請求項２】前記他のエンジンの各々は、１つ上位のエ
ンジンより１単位だけ処理のタイミングを遅らせること
を特徴とする特許請求の範囲第１項記載のマージ・ソー
ト方法。 - 【請求項３】前記他のエンジンの各々は、１つ上位のエ
ンジンからの制御情報を基に１つ上位のエンジンの２つ
のポインタとそれに対応する自己のポインタとの差を求
め、該ポインタの差に応じて自己の演算を制御すること
を特徴とする特許請求の範囲第１項記載のマージ・ソー
ト方法。 - 【請求項４】前記第１のエンジンは、前記ポインタで示
される２組のビットスライス化されたデータを比較し、
該比較の結果に応じて出力すべきビットスライス化され
たデータを決定し、出力すべきビットスライス化された
データを含む組に対応するポインタを更新することを特
徴とする特許請求の範囲第３項記載のマージ・ソート方
法。 - 【請求項５】前記第１のエンジンは、前記比較の結果が
等しいときには、そのビットスライス化されたデータを
出力すると共に、前記２つのポインタを共に更新し、記
憶手段に当該データを保持しておくことを特徴とする特
許請求の範囲第４項記載のマージ・ソート方法。 - 【請求項６】前記第１のエンジンは、前記保持されたデ
ータが存在し、かつ、前記比較の結果決定されたデータ
が前記保持されたデータと異なるときには、前記保持さ
れたデータを出力することを特徴とする特許請求の範囲
第５項記載のマージ・ソート方法。 - 【請求項７】前記他のエンジンは、１つ上位のエンジン
の２つのポインタと自己の対応するポインタとの差が共
に０でないときには、前記第１のエンジンと同様の処理
を行なうことを特徴とする特許請求の範囲第６項記載の
マージ・ソート方法。 - 【請求項８】前記他のエンジンは、１つ上位のエンジン
の２つのポインタと自己の対応するポインタとの差が共
に０のときには、前記記憶手段に保持されたデータを出
力することを特徴とする特許請求の範囲第７項記載のマ
ージ・ソート方法。 - 【請求項９】前記他のエンジンは、１つ上位のエンジン
の２つのポインタと自己の対応するポインタとの差のい
ずれか一方が０であって、かつ、前記記憶手段にデータ
が存在しないときには、前記差が０でない方のポインタ
で指示されるデータを出力することを特徴とする特許請
求の範囲第７項記載のマージ・ソート方法。 - 【請求項１０】すでにソートされた複数個のデータで構
成される２組の入力データからソートされた１組のデー
タを得るマージ・ソート装置において、ビットスライス
化された２組の入力データの演算を行なう複数のエンジ
ンと、該エンジンのそれぞれに対応して前記ビットスラ
イス化された入力データを保持するバッファとを備え、
前記エンジンの各々は、前記バッファ内の２組の入力デ
ータのそれぞれに対応し、該演算部での演算の対象とな
るデータを指示する２つのポインタと、該ポインタによ
り指示されるデータに対する演算を行なう演算部と、前
記演算部における演算の結果に応じて更新される前記ポ
インタの更新状態に対応した第１の制御信号を下位のエ
ンジンに伝える手段とを有し、ビットスライス化された
データの最上位のデータの演算を行なうエンジン以外の
エンジンでは、上位のエンジンから伝搬される前記第１
の制御信号に基づいて自己の演算を制御することを特徴
とするマージ・ソート装置。 - 【請求項１１】前記各エンジンを最上位のデータの演算
を行なうエンジンとして機能させるための第２の制御信
号を前記エンジンの各々に対し選択的に供給する制御部
を有することを特徴とする特許請求の範囲第10項記載の
マージ・ソート装置。 - 【請求項１２】前記制御部は、前記エンジンのそれぞれ
に対応して設けられ、対応するエンジンの上位のエンジ
ンから前記第１の制御信号を受け、前記第１の制御信号
と前記第２の制御信号とを選択的に前記対応するエンジ
ンに与える手段を有することを特徴とする特許請求の範
囲第11項記載のマージ・ソート装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173309A JPH0782426B2 (ja) | 1984-08-22 | 1984-08-22 | マージ・ソート方法および装置 |
| EP91120314A EP0478006B1 (en) | 1984-08-22 | 1985-08-08 | Method and apparatus for searching data |
| EP85109999A EP0214313B1 (en) | 1984-08-22 | 1985-08-08 | Method and apparatus for data merging/sorting |
| DE3588212T DE3588212T2 (de) | 1984-08-22 | 1985-08-08 | Verfahren und Gerät zum Suchen von Daten |
| DE8585109999T DE3587176T2 (de) | 1984-08-22 | 1985-08-08 | Verfahren und einrichtung zum mischen/sortieren von daten. |
| US06/767,852 US5185888A (en) | 1984-08-22 | 1985-08-21 | Method and apparatus for data merging/sorting and searching using a plurality of bit-sliced processing units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173309A JPH0782426B2 (ja) | 1984-08-22 | 1984-08-22 | マージ・ソート方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6152740A JPS6152740A (ja) | 1986-03-15 |
| JPH0782426B2 true JPH0782426B2 (ja) | 1995-09-06 |
Family
ID=15958056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173309A Expired - Lifetime JPH0782426B2 (ja) | 1984-08-22 | 1984-08-22 | マージ・ソート方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782426B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63130139A (ja) * | 1986-11-20 | 1988-06-02 | Sanmatsu Kogyo Kk | 分枝デキストリンから成る吸着剤 |
| JP2752634B2 (ja) * | 1988-05-26 | 1998-05-18 | 優 喜連川 | ソート処理装置 |
| JP3791221B2 (ja) | 1999-01-21 | 2006-06-28 | 株式会社ソニー・コンピュータエンタテインメント | 抵抗力発生装置及びそれを備えた操作装置 |
| JP4705714B2 (ja) * | 2000-10-20 | 2011-06-22 | オリエンタルモーター株式会社 | 簡易負荷装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155027A (en) * | 1976-06-18 | 1977-12-23 | Fujitsu Ltd | Multi-input adder for single-width data and double-width data |
| JPS5790757A (en) * | 1980-11-28 | 1982-06-05 | Fujitsu Ltd | Sort-merge process system |
| JPS5852744A (ja) * | 1981-09-25 | 1983-03-29 | Nippon Telegr & Teleph Corp <Ntt> | ソ−テイングメモリ装置 |
-
1984
- 1984-08-22 JP JP59173309A patent/JPH0782426B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155027A (en) * | 1976-06-18 | 1977-12-23 | Fujitsu Ltd | Multi-input adder for single-width data and double-width data |
| JPS5790757A (en) * | 1980-11-28 | 1982-06-05 | Fujitsu Ltd | Sort-merge process system |
| JPS5852744A (ja) * | 1981-09-25 | 1983-03-29 | Nippon Telegr & Teleph Corp <Ntt> | ソ−テイングメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6152740A (ja) | 1986-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |