JPH06502287A - ゼロオーバヘッドセルフタイムド繰り返し論理 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタル電子回路に関し、具体的には繰り返し分割アルゴリズムを 含むセルフタイムド（ｓｅｌｆ−ｔｉｍｅｄ　）回路に関する。本発明の設計技 術は“ゼロオーバヘツドセルフタイムド繰り返し論理″と呼ばれ、ＺＯ３Ｔ［Ｌ と略称されるものである。

発明の背景 任意のシステムのタイミング性能は２つの尺度、即ち待ち時間（もしくはレイテ ンンー）または処理能力（もしくはスルーブツト）の一方によって判定すること かできる。入力から結果的な出力までの遅延を待ち時間と呼び、殆との実世界問 題はこの遅延を最小にすることを望んでいる。もしあるシステムか一時に幾つか の計算を進行させることができるものとすれば、２つの連続入力間の最小遅延か 処理能力、つまりそのシステムか計算要求を受け入れることかできる最大データ 率を決定する。これらの尺度の何れかによって評価される性能は、所望機能の組 合せ論理を通過する時の生の伝播遅延と、“他の”オーバヘッド遅延との合計に 依存する。理論的には言えば、最速回路は全てのオーバヘッドを有することなく 生の組合せ論理だけに起因する回路遅延を有する。本発明の新規性は、パイプラ イン内の待ち時間オーバヘッドを０まで減少させる。従って本ＺＯＳＴＩＬの新 規性は、待ち時間を理論的下限に到達させるか、全組合せアレイの大きい、且つ 高価格な領域を必要としない機能を生成することである。

従来の同期回路設計技術は、組合せ論理をデータ記憶装置から分離している。

即ち、記憶装置は組合せ論理の区分間に挿入された実際の（もしくは明示）ラッ チによって提供されている。この設計技術は、回路待ち時間を増加させる少なく とも４つのオーバヘッド源を有している。これらの源は、１）ラッチを通過する 時の伝播遅延、２）クロックスキューを許容するために付加される余裕、３）シ ステム内の高速段における浪費時間、４）データ依存遅延の最大化、及び５）成 分の最悪例タイミングの想定である。

待ち時間オーバヘッドの第１の源はランチに起因するものであり、これはランチ かセクトアップ時間及び伝播遅延による付加的な遅延を導入するからである。

同期回路の最小サイクル時間は、ラッチのセットアツプ時間と、ラッチの伝播遅 延と、最大組合せ論理遅延との合計である。ＺＯ３ＴＩＬ方法による第１の新規 性は実際のランチを完全に排除し、ＣｕＯ２ドミノ鎖内の各段の出力に“無料” の半ラツチを使用することによってこのオーバヘッドを完全に除去することであ る。

待ち時間オーバヘッドの第２の源は、クロックをシステム内の全てのランチに分 配する必要性から生ずるものである。通信段にはクロックの縁か同時に印加され なければならないか、ワイヤまたはトライバの遅延はスキューをもたらすから合 計クロック期間にある余裕を付加することによって補償しなければならない。

この付加される余裕もまたオーバヘッドである。従来の非同期設計技術は、クロ ックスキューに起因する大域クロックオーバヘッド及び余分な待ち時間オーバ・ ＼ラドを、通信データの前動性によって、大域的にてはなく局部的に除去するた めに、ハンドシェーキングブロックを使用していた。しかしなから、それてもこ れらの先行技術は実際のラッチを含み、従ってラッチ伝播遅延に起因する待ち時 間オーバヘッドを存している。先行技術はまた、ハンドシェーキング論理内の順 方向経路に起因するあるオーバヘッドも付加していた。ＺＯ３ＴＩＬの第２の新 規性は全ての制御経路を経路に順次に付加するのではなく、順方向評価と並列に 動作させるようにすることである。

待ち時間オーバヘッドの第３の源は、ランチ間の機能区分の不整合に起因するも のである。クロック期間の時間長は固定されているから、それをシステム内の全 ての異なる機能区分の最長伝播遅延に等しくセットしなければならない。最大時 間と、何れかの機能区分によって使用される実際の時間との間の差は浪費時間で あるから、これはオーバヘッドである。セルフタイムドデータ流では、データは クロック縁を待機するのではなくデータ駆動局部制御に基づいて順方向に流れる ことか可能であるから、この時間を浪費することはない。バイブラインの処理能 力はその最低速段によって制限されはするか、各段をそれか可能になり次第直ち に進行せしめることによって待ち時間か改善される。

待ち時間オーバヘッドの第４の源は、最悪例データ値に基づいて同期論理内のク リティカルバスを決定することから招来されるものである。もし大きい分散が存 在すれば、遅延の平均値と最大値との間の差に起因する大きい性能損失が存在す る。同期設計者は論理の本体を通る種々の経路を等化するためにトランジスタサ イジングを調整することを試みているが、セルフタイムドシステムでは、最大遅 延を最小にするのではなく遅延の確率的予測値を最小にすることか望ましい。

本発明の第３の新規性は、各論理ブロックの入力の何れかの既知の確率的分布を 使用して、合計遅延の予測値を最小にするようにそのブロックにおけるトランジ スタの大きさくもしくはサイズ）を決めることである。

待ち時間オーバヘッドの第５の源は、ある範囲の温度及び電圧レベルにわたって 性能を保証するために使用定格を下げることである。同期システム設計は、常に 控え目に定格を下げた“最悪例”仕様に基づかなければならない。何故ならばシ ステムは極端な環境においても動作しなければならないからである。しかし、実 際の条件は極端ではなく、考え得る性能と実際の設計された性能との間の差か浪 費性能である。セルフタイムド成分は常に現存する条件に対してそれらの最大速 度で走り、それらが実際に完了し次第それらの出力を供給する。完了表示を供給 することによって、それらを取り囲んでいるシステムに対して、常に最悪例を待 機するよりも早めにそれらの出力を使用可能ならしめる。

デュアルモノトニック信号の背景と命名へをデュアルモノトニック信号とすれば それは八〇及びＡＩ　と呼ぶ２つの“副信号”によって表され、もし両ワイヤが 同一の論理状態（例えば低）であれば信号Ａは未だに評価されておらず、もし八 〇またはＡＩの何れかか状態を変化させればこれは信号へか評価を完了したこと を表し、そして２つのワイヤのとちらか変化したのかを注目することによってへ の状態か決定されるように符号化されている。例えばらしＡｏ及びＡ１の両者の ２進値か０′であれば信号への値は未決定である。もしＡ１か１′に移れば（も しくは遷移すれば）への値は丁てあり、一方もし八〇が°１′に移ればＡの値は ０″である。ワイヤの対は、評価中のそれらのワイヤ上の移り目はモノトニック でなければならないのでデュアルモノトニック対と呼ばれる。これらの移り目は 相互に排他的であり、何れか一方は評価が完了したことを表示し、そして他の回 路によって使用することか可能である。本明細書では信号名はイタリック体で表 示され、＊”は論理否定を指示するために使用されている。また、デュアルモノ トニック信号の各半分には１または０の上付き添字を用いる。

る。各信号は３つの機能相、即ち１）事前充電またはリセット相、２）論理評価 相、または３）データ記憶相の１つであることかできる。これらの３つの相を図 １に示しである。図１は２人カデュアルモノトニックＡＮＤゲー：一と、その波 形図を示す。リセット相中には低活動（もしくはアクティブロー）事前充電信号 Ｐ。

か活動てあり、Ａ及び８倍号は非活動でなければならない。これにより事前充電 されたノードＸａ及びＹｌが高にされ、Ｑ出力は低にされる。論理評価相中には 八〇またはＡ１の何れか、及びＢｏまたはＢ’の何れかがモノトニック的に高に 移る。もしＡ１及びＢｏの両方が高に移ればＡＮＤゲートの０１出力かモノトニ ック的に高に移り、またもし八〇またはＢｏの何れかが活動になれば、Ｑ０出力 が高になる。データ記憶相中は、Ａ及び８の両信号か低にされ、Ｐ″″は非活動 に留まる。この状態は事前充電ノードＸ１及びＹ”を非駆動にし、容量はそれら をメモリ素子として動作せしめるので、出力Ｑ１及びＱｏはそれらが論理評価相 中に取っていた状態と同一の状態に留まる。以上のように、各ドミノ段は、デー タを記憶するために付加的なトランジスタも付加的な論理遅延も必要としないの で、“無料′の半ラツチを含むことになる。

されている。本発明はデータを記憶する第３の相を使用しており、それによりラ ッチを介入させることなくドミノ論理ゲートを縦続し、パイプライン化すること かできる。このシステムへの入力は、論理評価相中には厳格にモノトニックな移 り目を有していなければならず、また事前充電信号は事前充電信号に限って活動 でなければならない。更に、パイプライン化システムはその出力を入力へ戻して フィートし、繰り返し構造を形成させることが可能である。このようなフィード バックパイプラインは、全計算が完了するまでデータを循環させる論理の“ルー プまたは“環″として見られる。

事前充電機能ブロックの一時記憶城を使用するようにした新規性によって、実際 のラッチを省略することができる。各ドミノ段は無料で半ラツチの動作を提供す る。リセット制御論理は、機能ブロック評価と完全に並列に動作する。各リセッ ト制御ブロック内の完了検出論理は、後続機能ブロックの出力を観測してその全 ての出力の評価を完了したことを決定し、次いでそれ自体の機能ブロックにデー タ記憶相から事前充ｔｍへ移ることを命令してその全ての出力をリセット状態に 駆動させる。その後に後続機能ブロックの出力がリセットされると、リセット制 御はその機能ブロックのための事前充電信号をターンオフし、次のデータ入力か 実際に到着した時のデータ評価相の準備を整えさせる。データをデュアルモノト ニック対に符号化することによって順方向ハンドシェークは必要がなくなり、従 って制御論理は回路のクリティカルバスから排除される。この新規な方法は、実 際のラッチの必要性を排除する第１の新規性と相俟って、パイプライン化論理を 通る真にゼロオーバヘッド最小待ち時間遅延経路を提供する。

ＺＯＳＴＩＬ技術は、無ラッチ回路及び並列リセット制御を、繰り返し構造、即 ち“環”内へ組合せることを含む。これは、同一の基本機能を何回も何回も遂行 する算術演算にとって特に重要である。これらの機能の型の例は、乗算、除算、 平方根、正弦、及び余弦である。

ＺＯ３Ｔ［１回路は、制御論理の適切な設計により、それらが遅延には無関係で あるので頑丈である。即ち、回路は回路要素の実際の遅延には拘わりなく正しく 機能する。従って、遅延を含む計算は、システムの論理的正確さ、または機能性 を保証するためには必要ないが、性能を推定するだけのために使用される。これ は、単一の論理段内の全ての計算を１クロツクサイクル内に遂行できるようにす るために大量の遅延計算を必要とする同期設計技術とは対照的である。遅延推定 が不適切であると、同期回路は常に正しい結果をもたらさない。

除算アルゴリズムは、最上位から最下位までの商ディジツトを連続的に決定する ことによっである商を生成する。各商ディジツトは次の部分剰余の計算に使用さ れ、それが次の商ディジツトの決定に必要であるので、除算は本質的に順次プロ セスである。従って、ＺＯＳＴＩＬ技術を用いて設計されたパイプライン化環は 、算術除算を遂行するために理想的である。除算に特定の付加的な新規性は、２ つの剰余計算を並列に遂行できるように段を重ねてインタロックすることである 。

これは、ＳＲＴ除算として知られるアルゴリズムを変更して幾つかの小さい剰余 計算を並列に遂行し、先行段からの商ディジツトが決定された時に正しい剰余を 選択することによって達成される。この新規性は、従来のアルゴリズムに比して 総合待ち時間を２倍まで改善する。

２人カデュアルモノトニックセルフタイムドＭωゲートの回路図である。

のための論理をも含む。

図３＝データ経路の併合。これは２つのセルフタイムドパイブラインを併合する ために必要な制御リセット論理を示す回路図である。

図４：データ経路の分割。これは１つのセルフタイムドパイブラインを分割する ために必要な制御リセット論理を示す回路図である。

図５＝予測される合計遅延の改善。これは回路接続形態をとのように変化させれ ば、機能を変えずに予測される回路性能を改善できるかを示す。

図６．４段セルフタイムド環のための論理。これは事前充電機能ブロックの４段 バイブライン環である。

図７：４段セルフタイムド環のための従属グラフ。図６に示す回路図に従属すア ルゴリズムの１つの段におけるデータ流を示す回路図である。

図９・基数２　ＳＲＴ除算の段間重ね実行。これはＳＲＴ除算における改善を示 す回路図である。

実施例の詳細な説明 本発明は、ＺＯ３ＴＩＬと略称される“ゼロオーバヘツドセルフタイムド繰り返 し論理“へ導く非同期回路設計技術における新規性を開発するものである。

している。各処理要素はデータと共に完了ステータスを表示することによって、 ラッチ毎に大域クロックへの再同期を待機することなく、データが到着し次第そ れに対する動作を開始することができる。

従来の非同期論理装置は中間結果を記憶するために実際のラッチを使用していた 。これらのラッチは回路のクリティカルバスに付加的な伝播遅延を導入するが計 算機能に直接的に貢献するものではない。本発明の第１の新規性は、ＣＭＯ３ド ミノ機能ブロックを“無料”半ラツチとして使用することによって実際のラッチ を完全に排除することである。これは、ある機能ブロックをリセットしてデータ を駆逐する前に、ある機能ブロックからの出力が全ての後続段によって利用され たことをｗ１能ブロック事前充電のための制御が確認した場合に限って可能なの である。後続する機能ブロックかデータの使用を完了したことを決定するために は完了検出器を構成する必要かある。

各デュアルモノトニック対の２本のワイヤに接続されている簡単なＯＲゲートは 、論理段からの各個々の信号出力のための完了探識を供給する。段はその全ての 出力が個々に完了した時を完了計算するものと見做される。一般にＣ要素と呼ば れるゲートの最後の木を、データ経路内の全ビットが変化した時を決定するため の完了検出器として使用することかできる。各Ｃ要素は、その複数の入力の状態 か同一である場合、その出力がこれらの入力の状態になるという特性を育してい る。Ｃ要素の木の出力は、全入力か完了である場合には完了を指示し、全入力か りセットを育している場合には出力はリセットを指示する。

完了信号が生成されると、それらは事前充電ブロックを適切にリセットするため の制御を供給するために使用されなければならない。従来のセルフタイムド回路 は順方向及び逆方向の両ハンドシェークを必要としたが、本発明の第２の新規性 はデュアルモノトニック対内に順方向データの完了表示を完全に埋め込み、順方 向ハンドシェークを排除することである。更に、逆方向ハンドシェークは、それ か順方向クリティカルバスに影響を与えないように設計することかできる。簡単 な単方向データ流の場合には、この制御は図２に示すような逆方向に向けられた インバータのシーケンスである。データ経路を併合または分割する場合には、制 御は図３及び４に示すようになる。これらの制御回路は何れも順方向に流れるデ ータの直接経路内になく、従ってこれらが順方向に流れるデータの波の待ち時間 に付加されることはない。

次のデータの波が現れて機能ブロックにその出力を再度評価させる前に、制御論 理は各機能ブロックをリセットする。データの波が離間している限り、各データ の波は何等の付加的なオーバヘッドも伴わずに、純粋な組合せ遅延のみに等しい 待ち時間をもって伝播する。

もしある問題か論理的機能の繰り返し実行を要求すれば、それは事前充電機能ブ ロックの環を構築するのに特に適切である。機能ブロックは同一であることかで き、またはそれらは異なる機能を実現することができる。環の段間のデータ経路 の幅は一定である必要はない。セルフタイムド環内のデータは、それか大きい組 合せアレイを通って進行することができる速度と同一の速度で環をループするか 、回路のシリコン領域は速度を大幅に低下させる。これの物理的類比はドミノの 円である。そのトリックは、倒れるドミノの波が、ドミノの長い列を伝わって行 くのと同じ速度で連続的に円に沿って進行して行くことてあり、これは各ドミノ をその後続するドミノか倒れた後に立たせることによって達成される。

通常線形バイブラインは段の処理能力によって判断される。しかしなから、単一 の繰り返し問題を解くために段が環状に接続されている場合には、答えを計算す るために要する時間は段を通る時の待ち時間に依存する。従って、あるループ内 の段にとっては処理能力よりは短い待ち時間を有していることの方か重要な特性 である。ゼロオーバヘッド制御論理は、厳格に機能ブロックの組合せ遅延の下限 までこの待ち時間を短縮する。

ゼロオーバヘッドを検証する従属グラフＺＯＳＴＩＬ技術は、各ブロックが取る 実際の遅延には正確に無関係に機能する回路をもたらす。遅延の変化か回路の論 理演算に影響を与えないから、これらの設計は頑丈である。しかしなから、実際 の遅延は総合性能を決定し、相対的な遅延は回路を通るどの経路か制限している 経路、またはクリティカルバスであるのかを決定する。“ゼロオーバヘッド″設 計の目的は、所望組合せ論理を構成している機能ブロックだけによって性能か制 限されるようにすること、従って公称相対遅延の下でのクリティカルバスが如何 なる制御ブロックをも通過しないようにすることである。もし回路がゼロオーバ ヘッドを達成していないことを性能解析か示していれば、ゼロオーバヘッド待ち 時間が達成されるまで段を一層細かい粒状にすることによって変更することがで きる。

ある設計が制御に起因するオーバヘッドを育していないようにするために、考え 得る全てのクリティカルバスを示す従属グラフを描く。簡単な円及びその従属グ ラフを図６及び７に示す。環を回って流れるデータの臨界サイクル時間はグラフ の最長循環経路であろう。このグラフは全く限定的なペトリネットであり、ファ イヤリング規則は同一である。ノードは、その全先任者がマークされるとマーセ ルフタイムド回路は完了信号を存するデータを伴うから、爾後の計算は各データ か到着し次第開始することができる。処理時間が同一であることを要求しないか ら、真に要望されるのは遅延の合計予測値を最小にすることである。データ値が 等確率で分布されいる場合には、平均遅延が最小である時の予測値が勿論最小に される。しかしながら若干の場合には、設計者はデータ値がある特定の分布を育 することを知り得、この情報を使用して合計予測値を最小にして、正確に全デー タ値遅延の平均よりも良好にすることができる。

平均使用率よりも高い使用率を有していることが知られている経路を、それらに 含まれている若干の論理ブロックを短絡するか、またはそのブロックかより速く なるようにトランジスタを広げることによって、高速にすることかできる。例え ば図５において、もしマルチプレクサの両腕を反転すれば、遅延の予測値に正味 の改善がもたらされる。他方の腕にインバータの付加が必要にはなるが、より屡 々選択されることが知られている腕からインバータを除去しである。同様に、あ るブロックのある出力に２つの異なる経路の始まりのトランジスタを負荷しなけ ればならない場合には、余り屡々選択されることがない経路のトランジスタを狭 くするとその経路は緩速になるが、屡々選択される経路の部分てもあるその出力 ノードは軽負荷になるために高速になるから、予測遅延に総合的な改善かもだ除 算を遂行するためには、商ディジツトの選択を最上位ディジットから始めて最下 位ディジットまで進めることか必要である。商ディジツトの決定は、先行部分剰 余及び商ディジツトに基づいて次の部分剰余を再計算する各繰り返しの一部とし て行われる。繰り返しと繰り返しとの間に、部分剰余は使用されているディジッ トの基数（ベースまたはレイディックス）ｒだけ左ヘシフトされる。即ち各繰り 返しは Ｒ１−＋　＝ｒＲ＋　Ｄｑｌ を実現するものである。ここにＲ１は段ｌからの部分剰余出力であり、ｒは基数 てあり、ｑｌは段から決定される商ディジツトであり、Ｄは除数であり、そして シーケンスはｒＲ，＝被除数で初期化される。

通常の除算では、商ディジツトｑ１は集合（Ｏｌ・・・、ｒ−１１であり、完全 な商は、面内の各ディジット位置か単一の正しい表現だけを有していることから 、単一の有効表現だけを育する。不幸にも、各位置における正しいディノットを 決定するには正確な部分剰余の比較が必要であり、これは各商ディジツトを決定 する前に全部分剰余を計算しなければならないことを意味している。この計算に は各商ディジツトか選択できるようになる前に部分剰余を生成するために、完全 キャリー伝播減算が必要である。

除算のための１つの公知のアルゴリズムかＳＲＴアルゴリズムとして知られてい る。ＳＲＴ除算のキーアイデアは、集合（ｐ、・・・、０．・・・、ｐ）内に正 及び負の両整数を含ませて前動商ディジット冗長度の集合を作ることによって、 各繰り返しにおける完全キャリー伝播を回避することである。商ディジ・ソトは ｒ、／２≦ｐ≦ｒ−１ の範囲を育していなければならない。冗長商デイジツト集合を用いると最終間結 果は、各位置毎の商ディジツトを選択するような幾つかの異なる方法て表現する ことかてきる。勿論、位置的に重み付けされた負の商ディジ・ノドを位置的に重 み付けされた正の商ディジツトから減算することによって、どのような有効表現 も常に所望の非冗長表現に変換することができる。この減算にはキャリー伝播か 必要であるが、これは段当たり１回ではなく全除算演算に１回連行するだけでよ い単一の演算である。更に、集積された浮動小数点チップでは、この全長キャリ ー伝播演算は、商結果を高速キャリー先取り加算を実現しているチップの別の部 分へ転送することによって遂行することが可能である。

ＳＲＴ除算では商集合が同符号のディジットを含んでいるから、任意の位置のた めの商選択論理は除数及び部分剰余の近似を使用するだけでよい。これは、小さ い誤差は後段において反対符号の重要度の低い商ディジツトで補正できるからで ある。商ディジツトの選択には、各段において部分剰余の近似だけを必要とする ので、部分剰余の少数の最上位ビットだけを調べるだけでよい。

ＳＲＴ除算の最も簡単な形状は基数ｒ＝２と、３つの商ディジツト、＋Ｉ、Ｏ。

−１だけを使用するものである。これは、正しい商デイジツト選択を行うために 各段において上位４ビツトだけを見ればよい。このアルゴリズムの各段毎の通常 の順次データ流を図８に示す。別の実施例では、ｒ＝４及びｒ＝１６のようなよ り高い基数か一般的に使用されている。

商ディジツトの確率的分布は、ＳＲＴ除算の数値的特性のために均一ではない。

基数２の場合には、３つの商ディノットは４２％、３５％、及び２３％の確率を 存しており、回数の４％にわたって予め２つの商デジットを予測することさえて きる。内部部分剰余の符号ビットは、均一に分布した入力オペランドに対してさ えオンである確率がｎ％を有している。これらの統計は、セルフタイムト実施例 か改善の利点を取り入れることができることから、より屡々使用される回路経路 の速度を早めるために使用される。

股間の重ね実行の新規性 この新規性以前は、ＳＲＴ除算の諸段階が純粋に順次であると考えられていた。

本発明においては、アルゴリズムの各股肉の諸段階は重ね合わされており、付加 的な平行処理か可能になった分だけ高速になる。本新規性に関するデータ流を図 ９に示す。詳述すれば、各段における剰余形成のための部分４ビツトキヤリー保 管及びキャリー伝播アドレスは、先行商デイジツト選択と、段自体の除数倍数マ ルチブレクサと、５４ビツトキヤリー保管加算器と共に並列に動作することかで きる。部分加算器への入力の１つは、先行段（選択された商ディジツトを知る必 要かある）からの選択された除数倍数であるとして使用されていた。しかし、も し部分アドレスが並列に動作すれば、商ディジツトは未だ決定されていない。代 わりに本新規性では、考え得る各商デイジツト毎の部分加算器を二重にし、それ らか早めにそして並列に計算を開始できるようにし、次いで先行段からの閤ディ ノットを入手した時にそれらの結果の中から選択する。３つの考え得る商ディン ノドか存在するから、各可能性毎に経路が必要である。幸いにも、商ディジツト の１つは０であるから、２つの部分キャリー保管加算器だけてよい。本新規性て は、遅延かキャリー伝播加算器によって支配されることから、段当たりの平均部 分伝播遅延を概ね半分だけトリムし、段間の重なり実行によって２つの連続段に おけるキャリー伝播加算を同時に実行できるようにしている。

ＳＲＴ除算の股間型なり実行の新規性は、段のシーケンスをセルフタイミングす ることによってＺＯＳＴ［Ｌ新規性と組合せることが可能である。図９にそれぞ れのデータ流を示しである。これは、図３及び４に示す併合及び結合構造を使用 することをゼ・要とする。これらの段の４つをループにしたものは、これらの段 のための論理か極めて大きい組合せアレイ内に組立てられているかの如く高速で 、繰り返し動作する。

口 Ｆｉｇｕｒｅ　７ 補正書の翻訳文提出書 （特許法第１８４条の７第１項） 平成　年　月　日

Claims (7)

【特許請求の範囲】
1. １．ＣＭＯＳドミノ機能ブロックを使用するゼロオーバヘッド繰り返し論理回路 であって、上記各機能ブロックに毎合わされていて後続する機能ブロックが上記 機能ブロックからのデータの使用を終了したことを決定する完了検出器と、上記 完了検出器に応答し出力が後続ブロックによって使用された場合に限って上記機 能ブロックを事前充電する機能ブロック事前充電手段とを短込み、機能ブロック が上記事前充電手段によってリセットされ、その中のデータが駆逐されることを 特徴とする論理回路。
2. ２．実際のラッチを使用することなく、データトークンが一連の事前充電された 段を通るようにそれらを分離し続けることが可能なパイプラインまたは環。
3. ３．その機能ブロックの生組合せ待ち時間に対してゼロオーバヘッドで繰り返す 論理。
4. ４．繰り返し非同期回路内のクリティカルパスを解析するために使用される折り 畳まれた従属グラフ解析方法。
5. ５．組合せアレイの速度でデータを順方向に連続的に伝播させる機能ブロックの パイプラインまたは環の設計方法。
6. ６．組合せアレイを小集合の段に“包み込み”、その領域を用いずにアレイの性 能を達成する非同期環。
7. ７．僅か数段の例示を必要とするだけで、組合せアレイの速度で繰り返す除算の ためのセルフタイムド集積回路。