JPH0437455B2

JPH0437455B2 -

Info

Publication number: JPH0437455B2
Application number: JP1270888A
Authority: JP
Inventors: Kazuhide Iwata
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1988-01-25
Filing date: 1988-01-25
Publication date: 1992-06-19
Also published as: JPH01189723A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデータベース処理に代表される非数
値処理分野における基本演算の１つであるソート
処理を高速に効率良く実行し得るようにしたマー
ジ・ソートに関する。

（従来の技術）データを特定の順序に並び換えるソート処理は
非数値処理分野における基本演算の１つであり、
古くから数多くのソストウエアのアルゴリズム
（単純選択法、単純交換法、ヒープソート法、分
割ソート法、クイツクソート法、マージソート法
等）が提案されて、目的に応じた使い分けが行わ
れてきた。

1970年代に入ると、ホスト計算機のソート処理
ルーチンを付加プロセツサのフアームウエアで実
行して、ホスト計算機の負荷を軽減する方式が提
案された。その後、VLSI技術の進歩により、ソ
ータと呼ばれるソート処理専門のハードウエアの
提案が活発になつた。

これまでに提案されたソータの主要なものに
は、磁気バルブメモリのループ構造を利用したソ
ータ、ｎ個のレコードをｎ個のセルを用いてソー
トするバイトニツク・ソータや並列計数ソータ、
logn個のセルを用いてｎ個数のレコードをソート
するパイプライン方式のソータ等がある。これら
の現状の技術を用いて実現するという観点からみ
ると、ハードウエアの小型化が可能という利点か
ら、logn個のセルを用いてｎ個のレコードをソー
トするパイプライン方式のソータが実用的である
とされている。

パイプライン方式のソータで実用化されたもの
１つに、２ウエイ・マージ・ソータがある。この
ソータは、２つのソートされたレコード列（以
下、ストリングと呼ぶ）を突き合せて１つのソー
トされたストリングを生成するマージ操作を、１
次元に多数個配置したセルにより連続的に行うも
のである。第５図に３段の２ウエイ・マージ・ソ
ータを用いて昇順に並んだ５個のレコード（１、
２、…の順に入力されるとする）を降順に並び換
える時のこのソータの動作原理を示し、第６図に
そのパイプライン処理動作の様子を示す。ソータ
の各段は、２つのストリングを格納するメモリ１
ｉ（ｉ＝１、２、３）とセル２ｉとで構成されて
いる。メモリ１ｉには、奇数番目の入力ストリン
グがUMに、偶数番目の入力ストリングがLMに
交互に格納される。ソータは、入力レコード列
（以下、ストリームと呼ぶ）を長さ１のストリン
グが並んだものと見なして、これを入力順に２個
ずつマージし、各段でストリング長（ストリング
のレコード数）を倍々にしていく。即ち、第５図
に示されるように、セル２ｉに入力されるストリ
ング長は１であるから、セル２₁は、長さｌのス
トリング１、２、３、４、５を入力順にUMと
LMに交互に格納しつつUMとLMのレコードの
マージ操作を行い、長さが２つのストリング
［２、１］［４、３］［５、−］を生成し、セル２₂
に出力する動作を行なう。セル２₂は、セル２₁よ
り送られてくる長さ２のストリングを入力順に
UMとLMに交互に格納しつつUMとLMのレコー
ドのマージ操作を行い、長さ４のストリング
［４、３、２、１］［５、−、−、−］を生成し、セ
ル２₃に出力する動作を行う。このようにセル２
ｉ（ｉ＝１、２…）はセル２ｉ―１より送られて
くる長さ2i−１のストリングを入力順にメモリ１
ｉのUMとLMに交互に格納しつつUMとLMのレ
コードのマージ操作を行い、長さ２ｉのストリン
グを生成し、セル２ｉ＋１に出力する。この時、
各段は偶数番目のストリングの先頭データが入力
される毎に処理を開始し、第６図に示すようなパ
イプライン動作を行う。第６図より本ソータの処
理時間Ｔ(1)を求めると、Ｔ(1)＝ti＋d1＋d2＋t0 ……(1) となる。ここで、tiとt0はそれぞれ５個のレコー
ドからなるストリームを入力する時間と出力する
時間、d1はストリームのレコード数が２つの累
乗値からずれたために生じた遅れ時間を、d2は
ストリームがセルを通過するための遅れ時間を示
す。ストリームのレコード数をＣ、セル数をＮ、
１ステツプの処理時間をＴとする(1)式は次のよう
に表わさせる。

Ｔ(1)＝CT＋（2a−Ｃ）Ｔ＋（Ｎ−１）Ｔ＋CT
……(2) ただし、ａ＝〈log2c〉（〈〉は小数点以下を切り
上げた整数値）、ti＝t0＝CT、d1＝（2^a−Ｃ）Ｔ、
d2＝（Ｎ−１）Ｔである。上述の例の場合、Ｃ＝
５、Ｎ＝３であるからａ＝３となり、Ｔ(1)は15T
となる。

(1)の式において、ti、t0、d2はハードウエアの
仕様により定まる値であるが、d1はストリーム
のレコード数により決まる値であるため、制御方
式を工夫することにより除去することが可能であ
る。

そこで、従来より、上記d1を取り除く方式と
して、疑似レコード追加方式マージ・ソータ
（Todd、S.：Algorithm and Hardware for ａ
Merge Sort Using Multiple Processors.
IBM J.RES.DEVELOP.、Vol.22、No.５、
PP.509―517（1978））やダイナミツク・マージ方
式マージ・ソータ（林、他：パイプラインマージ
ソートアルゴリズムの改良によるソート時間の短
縮情報処理学会第29回全国大会PP―763―764
―（1984））が提案されている。

疑似レコード追加方式マージ・ソータは、第７
図に示すように、ストリームのレコード数が２の
累乗値になるように、入力ストリームの先頭に疑
似レコード（＋）を追加して仮想的な動作を考
え、第８図に示すステツプ４より実際にソータを
動作させることにより遅れ時間（d1）を除去し
ようとするものである。しかし、ソータをステツ
プ４より動作させるためには、ステツプ１、２、
３の処理が終了したものとしてセル２₁〜２₃に制
御パラメータの初期値をセツトする必要があるの
で、レコード数とレコード長がたえず変化するデ
ータベースの処理では制御パラメータの作成が難
しくなる欠点を有している。

一方、ダイナミツク・マージ方式マージ・ソー
タは第９図に示すように、ストリング数が奇数と
なるセルで最後のストリングが入力されてきた時
に、その時のマージ動作を中断して最後にストリ
ングが先にマージされるようにストリームのダイ
ナミツクな切換を行うことにより、遅れ時間
（d1）を除去するものである。この方式の処理例
を第１０に示す。第１０図ではステツプ５と６で
ダイナミツク・マージ動作が行なわれている。即
ち、ステツプ５において、セル４₁は［５］が最
後のストリングで奇数番目であることを検出し、
ストリング［３］と［４］をマージしてストリン
グ［４、３］を出力する動作を、［４］を出力し
た時点でストリング［３］と［５］をマージする
動作に切換える。また、セル４₂は、ステツプ６
において、ストリング［２、１］と［４］をマー
ジしてストリング［４、２、１］を出力する動作
を、４を出力した時点でストリング［２、１］と
［５、３］をマージする動作に切換える。この方
法はストリームの長さを数値ではなくデリミタ
（ストリームの最後に終りであるというマークを
入れる）等を用いて表現する場合には有効である
と考えられるが、第１０図から明らかなように、
各セルは処理ストリングのダイナミツクな変更と
種々の長さのストリングを扱う必要があるので制
御が複雑になる欠点を有している。

（発明が解決しようとする問題点）上述の如く、従来のパイプライン方式マージ・
ソートの入力ストリングのレコード数が２の累乗
でない場合、遅れ時間（d1）が生ずる欠点を有
していた。この原因は、２ウエイ・マージ・ソー
タの場合、各セルが２つのストリングをマージし
て１つのストリングを出力する動作を繰返すた
め、セルで扱うストリング数が偶数であれば良い
が奇数の場合にはマージする相手のストリングが
無くなる場合があるためである。この対策とし
て、ストリームのレコード数が２つの累乗になる
ように疑似レコードを追加する方法やダイナミク
ツ・マージを行う方法が提案されていた。しか
し、これらの方法はアルゴリズムとしは正しいも
のの、実現性に欠ける欠点を有していた。

本発明の目的は、複雑な制御を用いることな
く、上記入力ストリングのレコード数の２の累乗
値からのずれに基因する遅れ時間（d1）を除去
しようとするものである。

［発明の構成］（問題点を解決するための手段）本発明に係るマージ・ソータは、各段のセル
に、次のようなソート・モードによる処理機能
と、パス・モードによる処理機能と、これらモー
ドを選択する機能と持たせ、これらの機能を組合
わせることにより、各セルでマージ操作を行なう
ストリング数が常に偶数になるようにしたもので
ある。

ソート・モードは、前段から連続的に入力され
る２つの入力ストリングをメモリに格納しつつ、
後の上記入力ストリングの先頭のレコードが入力
される毎に、前記両ストリングを構成するレコー
ドの大小関係を比較しその比較結果から決定され
る順序に並び変えつつ前記両ストリングをマージ
して新たな１つのストリングとして次段に出力す
るモードである。

パス・モードは、前記入力ストリングを前記メ
モリを介さずにそのまま次段に転送するモードで
ある。

各セルは、当該セルで処理するストリング数が
奇数の時は、最初のストリングが入力された直ち
に該ストリングだけを前記パス・モードで処理
し、その他のストリングについては前記ソート・
モードで処理するものとなつている。

（作用）本発明によれば、入力ストリング数が奇数の場
合には、最初のストリングを直ちに次段に転送す
るので、通常のマージ操作を行なう場合に比べて
処理ステツプ数を削減する作用を呈する。また、
各セルでは、マージ操作を行なうストリング数が
常に偶数となるため無駄のない処理が行われ、入
力レコード数の２の累乗値からのずれに起因する
遅れ時間（d1）を除去することができる。

（実施例）本発明の一実施例に係るマージ・ソータの動作
原因図を第１図に、そのパイプライン処理動作の
様子を第２図に示す。

このマージ・ソータは、３つの処理ユニツト５
_１，５₂，５₃を縦続接続して構成され、各処理ユ
ニツト５ｉ（ｉ＝１〜３）は、メモリ１ｉとセル
６ｉとで構成されたものとなつている。各セル６
ｉは、ソート・モードとパス・モードとを持ち、
自身が処理するストリング数が奇数の時に最初の
ストリングだけをパス・モードで処理して残りを
ソート・モードで処理する手段を有する。この手
段により、本ソータでは前項の入力ストリームの
レコード数が２の累乗値からずれた場合には生ず
る遅れ時間（d1）が生じない。以下、第１図と
第２図を用いてその理由を説明する。

セル６ｉは長さ１のストリングを５個、即ち、
奇数個のストリングを処理しなければならないの
で、まずパス・モードで最初のストリング［１］
をメモリを介さずにそのままセル６₂に転送し、
以後ソート・モードでストリング［２］をUM
に、［３］をLMに格納しつつこれら２つのスト
リングのマージ操作を行い、長さ２のストリング
［３、２］を、同様にして［５、４］をセル６₂に
出力する。次に、セル６₂の長さ２のストリング
を３個処理しなければならないので、セル１と同
様に最初のストリング［１、−］をパス・モード
でセル６₃に転送し、以後ソート・モードでスト
リング［３、２］をUMに、［５、４］をLMに格
納しつつこれら２つのストリングのマージ操作を
行い、長さ４のストリング［５、４、３、２］を
セル６₃に出力する。セル６₃は長さ４のストリン
グを２個処理すればよいので、２番目のストリン
グの最初のレコードが入力されると直ちにマージ
操作を開始し、結果を出力する。

次に各セル６ｉの具体的な構成例について第３
図に基づき説明する。セル６ｉは、前段セルから
のデータ若しくは入力レコード３を格納する入力
レジスタ１１とメモリ１ｉのUM部とLM部から
読み出されたデータを格納するＵレジスタ１２及
びＬレジスタ１３と、Ｕレジスタ１２とＬレジス
タ１３の内容を比較する比較器１４と、この比較
器１４と比較結果によりＵレジスタ１２又はＬレ
ジスタ１３のデータを選択するセレクト１５と、
選択されたデータを最終結果として、又は次段の
セルに出力するため一時保持する出力レジスタ１
６とメモリ１ｉのリードアドレス及びライトアド
レスを生成するアドレル制御回路１７と、外部か
ら制御情報を保持する制御情報保持レジスタ１８
と、制御情報保持レジスタ１８の値により動作モ
ードの切換信号を生成する動作モード制御回路１
９と、モードの切換を行う切換器２０と、ソー
ト・モード動作のシークエンス発生器２１および
パス・モード動作シークエンス発生器２２とより
構成される。

セル６ｉは３サイクルで第４図に示すようなソ
ート・モード動作またはパス・モード動作の１処
理ステツプを実行する。

即ち、ソート・モードでは、最初のストリング
をUM部に格納して次のストリングをLM部に格
納しはじめると、第４図に示すように、サイクル
１で入力データの入力レジスタ１１へのセツトと
メモリ１ｉのUM部のデータのＵレジスタ１２へ
の読み出し動作を、サイクル２でメモリ１ｉの
LM部のデータのＬレジスタ１３への読み出し動
作を、サイクル３で両者の比較を行つて所定のデ
ータを出力レジスタにセツトする動作と入力レジ
スタ１１の内容をメモリ１ｉに格納する動作とを
行う。

一方、パス・モードでは、入力データをサイク
ル１で入力レジスタ１１に受け取り、サイクル２
でそれをＵレジスタ１２に転送し、サイクル３で
それを出力レジスタ１６に転送する動作を行う。

これらの動作モードは、動作モード制御回路１
９で、制御情報として与えられるストリームのレ
コード数と当該セル処理できるストリング長（ス
トリングのレコード数）から当該セルが実際に処
理するストリング数を求めることにより次のよう
に使い分けられる。即ち、動作モード制御回路１
９は、求めたストリング数の値が奇数の時は、入
力されてくる最初のストリングだけをパス・モー
ドで、残りのストリングをソート・モードで処理
し、偶数の時はパス・モードだけで処理するよう
に切換器２０を制御する。

このように、当該セルで処理すべきストリング
数が奇数の時は最初のストリングをメモリに格納
しないで直接次段のセルに転送するパス・モード
機能を導入することにより、遅れ時間（d1）を
除去してソート処理時間を短縮することができ
る。

なお、上記実施例では２ウエイ・マージ・ソー
タについて述べたが、本発明は２ウエイ・マー
ジ・ソータに限定されるものでなくマルチウエ
イ・マージ・ソータにも適用可能である。

［発明の効果］本発明によれば、マージ・ソータの各セルは、
ソート・モード動作とパス・モード動作を行う２
つの機能を持ち、自身が処理するストリング数が
奇数の時に最初のストリングをパス・モードで処
理し残りをソート・モードで処理するという極め
て簡単な制御によつて、各セルでの操作を行うス
トリング数をいつも偶数にすることができるの
で、上記入力ストリングのレコード数の２の累乗
値からのずれに起因する遅れ時間（d1）を簡単
な制御回路で除去することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマージ・ソー
タの動作原理、第２図は同マージ・ソータのパイ
プライン処理動作の様子を示す図、第３図は同マ
ージ・ソータを構成するセルの更に詳細な構成
図、第４図は同マージ・ソータの各セルにおける
ソート・モード動作とパス・モード動作を説明
図、第５図は従来方式のマージ・ソータの動作原
理図、第６図は同マージ・ソータのパイプライン
処理動作の様子を示す図、第７図は擬似レコード
追加方式マージ・ソータの動作原理図、第８図は
同マージ・ソータのパイプライン処理動作の様子
を示す図、第９図はダイナミツク・マージ方式の
マージ・ソータの動作原理図、第１０図は同マー
ジ・ソータのパイプライン処理動作の様子を示す
図である。１₁〜１₃……メモリ、２₁〜２₃，３₁〜３₃，４₁
〜４₃，６₁〜６₃……セル、５₁〜５₃……処理ユニ
ツト、２₁₁……入力レジスタ、１２……Ｕレジス
タ、１３……Ｌレジスタ、１４……比較器、１５
……セレクタ、１６……出力レジスタ、１７……
アドレス制御回路、１８……制御情報保持レジス
タ、１９……動作モード制御回路、２０……切換
器、２１……ソート・モード動作シークエンス発
生器、２２……パス・モード動作シークエンス発
生器。

Claims

【特許請求の範囲】１複数のストリングからなるレコード列を格納
するメモリと、連続的に入力される前記複数のス
トリングを所定の順序で前記メモリに格納すると
ともに、所定の規則に従つてマージして出力する
セルとからなる処理ユニツトを複数段接続して構
成され、これら処理ユニツトによるパイプライン
処理によつて入力レコード列をソーテイングする
マージ・ソータにおいて、前記各セルは、前段から連続的に入力される２
つの入力ストリングを前記メモリに格納しつつ、
後の上記入力ストリングの先頭のレコードが入力
される毎に、前記両ストリングを構成するレコー
ドの大小関係を比較しその比較結果から決定され
る順序に並び変えながら前記両ストリングをマー
ジして新たな１つのストリングとして次段に出力
するソート・モードと、前記入力ストリングを前
記メモリを介さずにそのまま次段に転送するパ
ス・モードとを有し、当該セルで処理するストリ
ング数が奇数の時は、最初のストリングが入力さ
れたら直ちに該ストリングだけを前記パス・モー
ドで処理し、その他のストリングについては前記
ソート・モードで処理するものであることを特徴
とするマージ・ソータ。