JPS58205252A - 非加算混合回路 - Google Patents
非加算混合回路Info
- Publication number
- JPS58205252A JPS58205252A JP57088244A JP8824482A JPS58205252A JP S58205252 A JPS58205252 A JP S58205252A JP 57088244 A JP57088244 A JP 57088244A JP 8824482 A JP8824482 A JP 8824482A JP S58205252 A JPS58205252 A JP S58205252A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- decoder
- output
- inputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000654 additive Substances 0.000 claims description 12
- 230000000996 additive effect Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 7
- 241001122767 Theaceae Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/265—Mixing
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタルデータ処理回路に関し、特にデジタル
データで表わされたビデオ信号の非加算混合処理回路に
関する。
データで表わされたビデオ信号の非加算混合処理回路に
関する。
従来のデジタルデータの非加算混合回路は、２入力の非
加算混合回路（以下、単位回路と称する）の組み合わせ
によるトーナメント非加算混合方式だったので、回路を
構成するに必要な単位回路の数が、データの入力数に依
存し、入力数が多くなると、回路構成が膨大になシ、か
つ処理時間が大きくなる欠点がめった。
加算混合回路（以下、単位回路と称する）の組み合わせ
によるトーナメント非加算混合方式だったので、回路を
構成するに必要な単位回路の数が、データの入力数に依
存し、入力数が多くなると、回路構成が膨大になシ、か
つ処理時間が大きくなる欠点がめった。
したがって、不発明の目的は、入力数が増大しても従来
のように回路構成が膨大にならず、しかも処理時間が入
力数に係らず一足な非加算混合回路を提供することであ
る。
のように回路構成が膨大にならず、しかも処理時間が入
力数に係らず一足な非加算混合回路を提供することであ
る。
本発明によれば、谷バイナリコードで表わされた複数の
テジタルデータ入力金テコードし、それぞれの入力のデ
ータの取シうる値に対応する数の出力を取シ出しこれら
をワイアードオア等の手段によりオアを取９、このオア
出力を少なくとも１つのプライオリティエンコーダに入
力し、このオア入力のうち例えば最も大きい１区を表わ
すような優先順位によって非加算混合出力を得る非加算
混合回路が得られる。
テジタルデータ入力金テコードし、それぞれの入力のデ
ータの取シうる値に対応する数の出力を取シ出しこれら
をワイアードオア等の手段によりオアを取９、このオア
出力を少なくとも１つのプライオリティエンコーダに入
力し、このオア入力のうち例えば最も大きい１区を表わ
すような優先順位によって非加算混合出力を得る非加算
混合回路が得られる。
仄に本発明の一実施例の図面を参照して、茶発明を詳細
に説明する。第１図は本発明の一実施例を示す図であり
、第１図′ｆ：参照すると、本発明の実施例に、デジタ
ルデータの入力端子１〜８と、これら入カデータ會受げ
、入力データのとすうる値の数たけ出力線ｒもつデコー
ド回路９〜１６と、各テコーダ出力會ワイアードオアす
るネットワークと、ワイアードオア出力上入力とするプ
ライオリティエンコーダ回路１７を含む。向側１図で、
１８はデータ出力端子、１９はワイアードオア動作のた
めのプルアップ抵抗回路である。
に説明する。第１図は本発明の一実施例を示す図であり
、第１図′ｆ：参照すると、本発明の実施例に、デジタ
ルデータの入力端子１〜８と、これら入カデータ會受げ
、入力データのとすうる値の数たけ出力線ｒもつデコー
ド回路９〜１６と、各テコーダ出力會ワイアードオアす
るネットワークと、ワイアードオア出力上入力とするプ
ライオリティエンコーダ回路１７を含む。向側１図で、
１８はデータ出力端子、１９はワイアードオア動作のた
めのプルアップ抵抗回路である。
次に回始の動作について述べる。非加算混合すべきデー
タを、入力端子１〜８に入力し、これらをデコーダ回路
９〜１６によってデコードする。
タを、入力端子１〜８に入力し、これらをデコーダ回路
９〜１６によってデコードする。
第１図のデコーダ回路は例えば第２図に示す入出力を持
つものである。第２図に２いて、入力端子２０〜２３は
２進テータ入力であり、オープンコレクタ方式の出力端
子２４〜３９のうち入力の２進コードに対応する端子を
アクティブにする。このようなデコーダ＋ＰＲｅｉの出
力ｆｆ１５Ｍ１図のようにワイアードオアしてプライオ
リティエンコーダ回路１７に入力し、各デコーダ出力の
うちで、最も優先度の高い値（データの値として最も大
きい値に対応する出力蛾）をエンコードすることによっ
て非加算混合処理を行なう。
つものである。第２図に２いて、入力端子２０〜２３は
２進テータ入力であり、オープンコレクタ方式の出力端
子２４〜３９のうち入力の２進コードに対応する端子を
アクティブにする。このようなデコーダ＋ＰＲｅｉの出
力ｆｆ１５Ｍ１図のようにワイアードオアしてプライオ
リティエンコーダ回路１７に入力し、各デコーダ出力の
うちで、最も優先度の高い値（データの値として最も大
きい値に対応する出力蛾）をエンコードすることによっ
て非加算混合処理を行なう。
本発明においては、デコーダ回路９〜１６の出力端子は
、並列にワイアードオアするので、入力数のＪ１ｗ那に
対しても、同様にテコーダ己めτ増設し、それらの出力
ｔワイアードオアするのみで対応できる。このため入力
数の増力口に依る処理時間の変化をなくシ、普だ回路の
増大も、従来より太幅に少なく寂さえる効果かめる。
、並列にワイアードオアするので、入力数のＪ１ｗ那に
対しても、同様にテコーダ己めτ増設し、それらの出力
ｔワイアードオアするのみで対応できる。このため入力
数の増力口に依る処理時間の変化をなくシ、普だ回路の
増大も、従来より太幅に少なく寂さえる効果かめる。
第３図はデジタルデータが２ビツトで表わされ、入力数
が２の場曾の失踪の結１ａを示す凶である。
が２の場曾の失踪の結１ａを示す凶である。
２つの入力はデコーダ９’ 、 １０’に入り、入力デ
ータに応じて４本の出力線の１つをアクティブする。
ータに応じて４本の出力線の１つをアクティブする。
デコーダ９，１０の出力はワイアードオア回路によシ、
オア出力が取られ、プライオリティエンコーダ１７′に
送られる。プライオリティエンコーダ１７′では４本の
入力−の千のアクティブになっている線のうちｒｇも太
さなデータに対応する入力耀にＬ６じて、これを再び２
ビツトのデジタルデータに変換して、ＮＡＭ出力として
出力する。抵抗群１９７は第１図のプルアップ抵抗に対
応するものである。
オア出力が取られ、プライオリティエンコーダ１７′に
送られる。プライオリティエンコーダ１７′では４本の
入力−の千のアクティブになっている線のうちｒｇも太
さなデータに対応する入力耀にＬ６じて、これを再び２
ビツトのデジタルデータに変換して、ＮＡＭ出力として
出力する。抵抗群１９７は第１図のプルアップ抵抗に対
応するものである。
第４図は１つの出力線に対応するワイアードオア回路の
構成図であり、候叡のトランジスタはコレクタか共通に
接続されて２シ、史に１不のプルアップ抵抗１９“が接
続でれている。谷トランジスタのベースには俵畝のデコ
ーダから七扛ぞれ等しい入力データに対応する出力線が
接続される。
構成図であり、候叡のトランジスタはコレクタか共通に
接続されて２シ、史に１不のプルアップ抵抗１９“が接
続でれている。谷トランジスタのベースには俵畝のデコ
ーダから七扛ぞれ等しい入力データに対応する出力線が
接続される。
また、本発明においては、デコーダの出力と、プライオ
リティエンコーダの入力の優先４１１．位の対応により
、非加ｍ混＠における条件を変化させられるため、入力
データの大小関係による非加算混合だけでなく、特殊１
条件を６ブ定したり、プライオリティエンコーダｋＨｚ
数設け、異なる条件による混合出力を同時に得る等の応
用が考えられる。
リティエンコーダの入力の優先４１１．位の対応により
、非加ｍ混＠における条件を変化させられるため、入力
データの大小関係による非加算混合だけでなく、特殊１
条件を６ブ定したり、プライオリティエンコーダｋＨｚ
数設け、異なる条件による混合出力を同時に得る等の応
用が考えられる。
本発明は以上説明したように、入力データのデコーダ＋
０１絡と、プライオリティエンコーダによって非加算混
合回始全構成することにより、入力数の変化による処理
時間の増力口をなくＬ、ｍ：略の増大を従来よシ少なく
する効果がある。
０１絡と、プライオリティエンコーダによって非加算混
合回始全構成することにより、入力数の変化による処理
時間の増力口をなくＬ、ｍ：略の増大を従来よシ少なく
する効果がある。
第１図は本発明の一実施例を下す図、第２図は第１凶に
おけるデコーダの入出力関係τ不す図、第３凶は本発明
の実施例のうち谷入力が２ビツトで表わされた２人力の
場合の結祿を示す図、第４図は１つの出力−に対応する
ワイアードオア回路の構成図。 図において、１〜８・・・・・・データ入力端子、９〜
１６・・・・・・データデコーダ回路、１７・・・・・
・プライオリティエンコーダ回路、１８・・・・・・デ
ータ出力端子、１９・・・・・・プルアップ抵抗器、２
０〜２３・・・・・・バイナリ−データ入力端子、２４
〜３９・・・・・・デコード出力端子。 代理人 弁理士 内 原 晋 羊ｌ 圀 革２凹 草３ Ｖ 第４図
おけるデコーダの入出力関係τ不す図、第３凶は本発明
の実施例のうち谷入力が２ビツトで表わされた２人力の
場合の結祿を示す図、第４図は１つの出力−に対応する
ワイアードオア回路の構成図。 図において、１〜８・・・・・・データ入力端子、９〜
１６・・・・・・データデコーダ回路、１７・・・・・
・プライオリティエンコーダ回路、１８・・・・・・デ
ータ出力端子、１９・・・・・・プルアップ抵抗器、２
０〜２３・・・・・・バイナリ−データ入力端子、２４
〜３９・・・・・・デコード出力端子。 代理人 弁理士 内 原 晋 羊ｌ 圀 革２凹 草３ Ｖ 第４図
Claims (1)
- 少なくとも２個のデジタルデータを受けこの２個のデー
タの非加算混合出力を取る回路でろって、前記２個のデ
ジタルデータをそれぞれ受けるデコーダと、前記デコー
ダの出力のオア出力をとるワイアードオア手段と、あら
かじめ定められたプライオリティに応じて前記オア手段
の出力を受、けてデジタルデータにに１！！４するエン
コーダとを具備することを特徴とする非加算混合回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088244A JPS58205252A (ja) | 1982-05-25 | 1982-05-25 | 非加算混合回路 |
| US06/497,899 US4611233A (en) | 1982-05-25 | 1983-03-25 | Digital non-addition mixing apparatus for video signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088244A JPS58205252A (ja) | 1982-05-25 | 1982-05-25 | 非加算混合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205252A true JPS58205252A (ja) | 1983-11-30 |
| JPS6248856B2 JPS6248856B2 (ja) | 1987-10-15 |
Family
ID=13937438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088244A Granted JPS58205252A (ja) | 1982-05-25 | 1982-05-25 | 非加算混合回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4611233A (ja) |
| JP (1) | JPS58205252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217065A (ja) * | 2007-02-28 | 2008-09-18 | Ricoh Co Ltd | データ処理装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5305108A (en) * | 1992-07-02 | 1994-04-19 | Ampex Systems Corporation | Switcher mixer priority architecture |
| GB9322383D0 (en) | 1993-10-29 | 1993-12-15 | Howmedica | Method and apparatus for implanting an acetabular cup |
| JPH07264621A (ja) * | 1994-03-18 | 1995-10-13 | Sony Corp | 映像信号混合回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3506853A (en) * | 1966-12-30 | 1970-04-14 | Bunker Ramo | Selection device |
| US4140920A (en) * | 1976-08-27 | 1979-02-20 | Signetics Corporation | Multivalued integrated injection logic circuitry and method |
| US4419595A (en) * | 1981-10-14 | 1983-12-06 | The United States Of America As Represented By The Secretary Of The Air Force | Analog or gate circuit |
| US4420770A (en) * | 1982-04-05 | 1983-12-13 | Thomson-Csf Broadcast, Inc. | Video background generation system |
-
1982
- 1982-05-25 JP JP57088244A patent/JPS58205252A/ja active Granted
-
1983
- 1983-03-25 US US06/497,899 patent/US4611233A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217065A (ja) * | 2007-02-28 | 2008-09-18 | Ricoh Co Ltd | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248856B2 (ja) | 1987-10-15 |
| US4611233A (en) | 1986-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4868571A (en) | Digital to analog converter | |
| US4573137A (en) | Adder circuit | |
| US4163211A (en) | Tree-type combinatorial logic circuit | |
| US4682303A (en) | Parallel binary adder | |
| US4064421A (en) | High speed modular arithmetic apparatus having a mask generator and a priority encoder | |
| JPS60140982A (ja) | デジタル符号語を検出する方法および装置 | |
| JPH0669813A (ja) | 可変長コードデコーディング装置 | |
| JPS58205252A (ja) | 非加算混合回路 | |
| JP2635750B2 (ja) | 優先順位判定装置 | |
| EP0332845A2 (en) | Dual look ahead mask generator | |
| US6392570B1 (en) | Method and system for decoding 8-bit/10-bit data using limited width decoders | |
| JPH01187630A (ja) | 大小比較回路 | |
| JPS6126853B2 (ja) | ||
| CA1271560A (en) | Digital binary array multipliers | |
| JPS63137375A (ja) | 画像処理用ｌｓｉ | |
| JPS63299412A (ja) | シ−ケンシャル復号装置 | |
| JPS59221741A (ja) | 記憶用半導体装置 | |
| JPS605981B2 (ja) | 誤り訂正符号作成用シンドロ−ム発生回路 | |
| EP0811907A1 (en) | Leading zero detector | |
| JP2857421B2 (ja) | 画像処理装置 | |
| JPH1185467A (ja) | 選別方法および選別回路 | |
| JPS59224926A (ja) | 多数決回路 | |
| JPS60103729A (ja) | リバ−シブル計数回路 | |
| JPH02296413A (ja) | データ選択回路 | |
| JPS63224518A (ja) | 多数決判定回路 |