JP2998532B2 - 二次元符号化テーブルのアドレス生成回路 - Google Patents
二次元符号化テーブルのアドレス生成回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、二次元符号化テーブル
のアドレス生成回路に関し、特に符号語が２つの事象の
所定の範囲の値に偏って分布する場合の二次元符号化テ
ーブルのアドレス生成回路に関する。
のアドレス生成回路に関し、特に符号語が２つの事象の
所定の範囲の値に偏って分布する場合の二次元符号化テ
ーブルのアドレス生成回路に関する。
【０００２】
【従来の技術】発生頻度に偏りのある時系列信号を符号
化する場合、発生頻度の高い信号に短い符号を与え、発
生頻度の低い信号に長い符号を与えるという不等長符号
を用いることで圧縮符号化ができることが知られてい
る。このような符号化をエントロピー符号化と呼ぶ（ハ
フマン符号は、エントロピー符号の一種である）。エン
トロピー符号化は、音声信号や画像信号の符号化など多
岐に渡って応用されている。
化する場合、発生頻度の高い信号に短い符号を与え、発
生頻度の低い信号に長い符号を与えるという不等長符号
を用いることで圧縮符号化ができることが知られてい
る。このような符号化をエントロピー符号化と呼ぶ（ハ
フマン符号は、エントロピー符号の一種である）。エン
トロピー符号化は、音声信号や画像信号の符号化など多
岐に渡って応用されている。
【０００３】可変長符号化復号化においては、各符号の
出現頻度の逆数の対数（２を底とする）に相当するビッ
ト長に符号化することで、平均符号長を最小にすること
ができる。
出現頻度の逆数の対数（２を底とする）に相当するビッ
ト長に符号化することで、平均符号長を最小にすること
ができる。
【０００４】特に、大量のデータ伝送や蓄積を行なう場
合、データの生起確率に著しい偏りがある場合は、エン
トロピー符号化によるデータ圧縮が有効である。例え
ば、過去１００年間の毎日の風向を記録する場合、１：
北、０１：北東、００１：南、０００１：西、等として
おけば、北風の多い地方ではデータ圧縮上有利である。
西の風の多い地方では、別な符号割り当てのほうが有利
になることは自明である。同様に、過去１００年間の毎
日の風速の記録をする場合にも、データの生起確率の高
い順番に、１：１０ｍ、０１：３０ｍ、００１：５ｍ、
０００１：２０ｍ、等と符号化することが出来る。
合、データの生起確率に著しい偏りがある場合は、エン
トロピー符号化によるデータ圧縮が有効である。例え
ば、過去１００年間の毎日の風向を記録する場合、１：
北、０１：北東、００１：南、０００１：西、等として
おけば、北風の多い地方ではデータ圧縮上有利である。
西の風の多い地方では、別な符号割り当てのほうが有利
になることは自明である。同様に、過去１００年間の毎
日の風速の記録をする場合にも、データの生起確率の高
い順番に、１：１０ｍ、０１：３０ｍ、００１：５ｍ、
０００１：２０ｍ、等と符号化することが出来る。
【０００５】上記の符号割当てでは、風向もしくは風速
という一次元的なパラメータによる符号化を行なったも
のであるが、これとは別にパラメータを２つ持つ符号化
（二次元符号化）を考えることが出来る。これは、風向
の状態と風速の強度の両方の組合せで生起確率の高いも
のから順番に短い符号を割り付けるものであり、例え
ば、１：北の風１０ｍ、０１：南の風３０ｍ、１０：北
東の風１０ｍ、００１：西の風１０ｍ、等という符号化
を行なう事が出来る。
という一次元的なパラメータによる符号化を行なったも
のであるが、これとは別にパラメータを２つ持つ符号化
（二次元符号化）を考えることが出来る。これは、風向
の状態と風速の強度の両方の組合せで生起確率の高いも
のから順番に短い符号を割り付けるものであり、例え
ば、１：北の風１０ｍ、０１：南の風３０ｍ、１０：北
東の風１０ｍ、００１：西の風１０ｍ、等という符号化
を行なう事が出来る。
【０００６】一般に、エントロピー符号化において、符
号の集合が大きいほどエントロピー符号の割り当てが複
雑になる（特に、二次元符号では、符号の集合が２つの
符号集合の直積になる）。このような場合に対応するた
め十分発生確率の低い符号については「エスケープ符
号」を用いることがある。このエスケープ符号は、エン
トロピー符号としてのエスケープ識別部に引続いて、２
つの符号の値（２進固定長符号）を連結した形をとるも
のである。このエスケープ符号の定義により、発生確率
の高い組合せについてはエントロピー符号を、そうでな
いものにはエスケープ符号を割り当てることにより符号
化テーブルの大きさを小さくすることが出来る。エスケ
ープ符号の例として、風向のコードを北：００００、南
０００１、東：００１０、西：００１１、北東：０１０
０、北西：０１０１、と４ビットを用いて１６風向を符
号化し、風速は６ビットを用いて１０ｍ毎に、０ｍ：０
０００００、１０ｍ：０００００１、２０ｍ：００００
１０、３０ｍ：００００１１、と符号化する。上位４ビ
ットを風向、下位６ビットを風速の２つのコードを連結
して低い状態も符号化することができる。
号の集合が大きいほどエントロピー符号の割り当てが複
雑になる（特に、二次元符号では、符号の集合が２つの
符号集合の直積になる）。このような場合に対応するた
め十分発生確率の低い符号については「エスケープ符
号」を用いることがある。このエスケープ符号は、エン
トロピー符号としてのエスケープ識別部に引続いて、２
つの符号の値（２進固定長符号）を連結した形をとるも
のである。このエスケープ符号の定義により、発生確率
の高い組合せについてはエントロピー符号を、そうでな
いものにはエスケープ符号を割り当てることにより符号
化テーブルの大きさを小さくすることが出来る。エスケ
ープ符号の例として、風向のコードを北：００００、南
０００１、東：００１０、西：００１１、北東：０１０
０、北西：０１０１、と４ビットを用いて１６風向を符
号化し、風速は６ビットを用いて１０ｍ毎に、０ｍ：０
０００００、１０ｍ：０００００１、２０ｍ：００００
１０、３０ｍ：００００１１、と符号化する。上位４ビ
ットを風向、下位６ビットを風速の２つのコードを連結
して低い状態も符号化することができる。
【０００７】また、エスケープ符号の他に特別な意味を
持つ符号語としてＥＯＢ符号語がある。ＥＯＢ符号と
は、符号化単位となるＮｘＮ個の画素を１つの処理単位
（ブロック）として、そのブロック内において符号化の
終わりを示すものである。特に、ブロックの終わりまで
連続して零なるデータが続く場合には、符号化を行わな
いで、その代わりＥＯＢ符号語をおく。これにより、符
号化データをさらに減らすことができる。
持つ符号語としてＥＯＢ符号語がある。ＥＯＢ符号と
は、符号化単位となるＮｘＮ個の画素を１つの処理単位
（ブロック）として、そのブロック内において符号化の
終わりを示すものである。特に、ブロックの終わりまで
連続して零なるデータが続く場合には、符号化を行わな
いで、その代わりＥＯＢ符号語をおく。これにより、符
号化データをさらに減らすことができる。
【０００８】図７は、一般的な２つの事象、風向Ａと風
速Ｂに対する二次元符号における符号語の分布状況で、
Ａの値が小さくかつＢの値が小さい領域に発生確率の高
い符号語が偏っている。エントロピー符号の領域は、図
７の斜線で示す範囲となり、それ以外の領域はエスケー
プ符号と見なしている。
速Ｂに対する二次元符号における符号語の分布状況で、
Ａの値が小さくかつＢの値が小さい領域に発生確率の高
い符号語が偏っている。エントロピー符号の領域は、図
７の斜線で示す範囲となり、それ以外の領域はエスケー
プ符号と見なしている。
【０００９】符号化テーブルは、一般にメモリ上の各ア
ドレスにそれぞれの符号語を割り当てる。対応する符号
語を参照するには、割り当てられたアドレスを求めなく
てはならない。特に、二次元符号化テーブルにおいて
は、２つの事象の値からその符号化テーブルのアドレス
を算出することになる。従来、このような二次元符号化
テーブルのアドレス生成回路としては次のような例が考
えられている。
ドレスにそれぞれの符号語を割り当てる。対応する符号
語を参照するには、割り当てられたアドレスを求めなく
てはならない。特に、二次元符号化テーブルにおいて
は、２つの事象の値からその符号化テーブルのアドレス
を算出することになる。従来、このような二次元符号化
テーブルのアドレス生成回路としては次のような例が考
えられている。
【００１０】１つは、プログラムにより２つの事象の値
に対応する符号語を符号化テーブルより読み出す回路で
ある。この例の構成として、プログラムを処理するＣＰ
Ｕが必要であり、また、プログラムを記憶しておく命令
メモリが必要となる。全符号語に対して、メモリ上に適
当なアドレスを割り当てておく。プログラムは、事象Ａ
と事象Ｂの値とを検出し、この２つのパラメータに対応
するアドレスを出力する。例えば、北の風１０ｍの符号
語のアドレスを読み出す場合、Ａ＝０００１でＢ＝００
０００１であり、符号語の記憶されているアドレスを０
０１０番地の場合で考えると、（Ａ＝０００１）かつ
（Ｂ＝０００００１）の条件判定でアドレス００１０番
地を読み出すようにプログラム化する。全符号語に対し
て、事象Ａ，Ｂの値から条件判断して符号化テーブルの
アドレスを生成する。
に対応する符号語を符号化テーブルより読み出す回路で
ある。この例の構成として、プログラムを処理するＣＰ
Ｕが必要であり、また、プログラムを記憶しておく命令
メモリが必要となる。全符号語に対して、メモリ上に適
当なアドレスを割り当てておく。プログラムは、事象Ａ
と事象Ｂの値とを検出し、この２つのパラメータに対応
するアドレスを出力する。例えば、北の風１０ｍの符号
語のアドレスを読み出す場合、Ａ＝０００１でＢ＝００
０００１であり、符号語の記憶されているアドレスを０
０１０番地の場合で考えると、（Ａ＝０００１）かつ
（Ｂ＝０００００１）の条件判定でアドレス００１０番
地を読み出すようにプログラム化する。全符号語に対し
て、事象Ａ，Ｂの値から条件判断して符号化テーブルの
アドレスを生成する。
【００１１】また、２つの事象Ａ，Ｂの値を比較器もし
くは検出器などのハードウェア手段に入力し、これによ
って符号化テーブルのアドレスを出力させることも考え
られる。すなわち、専用のデコーダを用いてハードウェ
ア的に符号語のアドレスを生成させる方法である。
くは検出器などのハードウェア手段に入力し、これによ
って符号化テーブルのアドレスを出力させることも考え
られる。すなわち、専用のデコーダを用いてハードウェ
ア的に符号語のアドレスを生成させる方法である。
【００１２】更に、最も単純な回路は、２つの事象Ａ，
Ｂの値をアドレスとして見なす方法である。事象Ａの値
をアドレスの上位、事象Ｂの値をアドレスの下位とし
て、これらＡ，Ｂの値を連結することにより符号化テー
ブルのアドレスを生成することが出来る。構成は専用ハ
ードウェアを追加する必要は無く、簡単にアドレス生成
が可能であるが、反対に符号化テーブルのメモリ容量が
大きくなる。例えば、前述の例では１０ビットのアドレ
スに対応して１Ｋワードのメモリが必要になる。
Ｂの値をアドレスとして見なす方法である。事象Ａの値
をアドレスの上位、事象Ｂの値をアドレスの下位とし
て、これらＡ，Ｂの値を連結することにより符号化テー
ブルのアドレスを生成することが出来る。構成は専用ハ
ードウェアを追加する必要は無く、簡単にアドレス生成
が可能であるが、反対に符号化テーブルのメモリ容量が
大きくなる。例えば、前述の例では１０ビットのアドレ
スに対応して１Ｋワードのメモリが必要になる。
【００１３】
【発明が解決しようとする課題】上述した従来の二次元
符号化テーブルのアドレス生成回路において、第１の例
のプログラムによる回路では、２つの事象Ａ，Ｂの値を
プログラム上で順次比較してアドレスを出力するため、
比較演算処理時間を必要とし、リアルタイムの画像処理
等の高速処理に用いることは出来ず、また、ＣＰＵを含
み、プログラムを記憶する命令メモリなどのアドレス生
成用のシステムが必要となるなどの問題点を有する。
符号化テーブルのアドレス生成回路において、第１の例
のプログラムによる回路では、２つの事象Ａ，Ｂの値を
プログラム上で順次比較してアドレスを出力するため、
比較演算処理時間を必要とし、リアルタイムの画像処理
等の高速処理に用いることは出来ず、また、ＣＰＵを含
み、プログラムを記憶する命令メモリなどのアドレス生
成用のシステムが必要となるなどの問題点を有する。
【００１４】また、第２の例の検出手段をハードウェア
的に行なう場合では、２つの事象Ａ，Ｂの値に対応する
符号化テーブルのアドレスを検出する専用のハードウェ
アが必要となり、また、１００語以上に及ぶ符号語に対
し検出回路を必要とするため回路規模が大きくなるとい
う問題点がある。
的に行なう場合では、２つの事象Ａ，Ｂの値に対応する
符号化テーブルのアドレスを検出する専用のハードウェ
アが必要となり、また、１００語以上に及ぶ符号語に対
し検出回路を必要とするため回路規模が大きくなるとい
う問題点がある。
【００１５】更に、第３の例の２つのパラメータＡ，Ｂ
の値を実アドレスと見なし、これら２つの値の結合から
アドレスを生成する最も単純な回路では、メモリ容量が
大きくなると言う問題点がある。仮に、Ａ，Ｂの値をそ
れぞれ５ビットとした場合には、計１０ビットで１Ｋワ
ードのメモリ容量を必要とする。しかし、エントロピー
符号では図のようにコード分布が偏っているため、１Ｋ
ワードのメモリのうち実際に有効な符号語が存在してい
るのは１１２語程度の約一割と少なく、無駄が多い。
の値を実アドレスと見なし、これら２つの値の結合から
アドレスを生成する最も単純な回路では、メモリ容量が
大きくなると言う問題点がある。仮に、Ａ，Ｂの値をそ
れぞれ５ビットとした場合には、計１０ビットで１Ｋワ
ードのメモリ容量を必要とする。しかし、エントロピー
符号では図のようにコード分布が偏っているため、１Ｋ
ワードのメモリのうち実際に有効な符号語が存在してい
るのは１１２語程度の約一割と少なく、無駄が多い。
【００１６】本発明の目的は、動作速度が速く、メモリ
容量及び回路規模を小さくすることができる二次元符号
化テーブルのアドレス生成回路を提供することにある。
容量及び回路規模を小さくすることができる二次元符号
化テーブルのアドレス生成回路を提供することにある。
【００１７】
【課題を解決するための手段】 本発明の二次元符号化テ
ーブルのアドレス生成回路は、事象Ａの値をｘ、事象Ｂ
の値をｙ（ｘ，ｙは正の整数）とし、前記ｘの１からＳ
（ＳはＳ＋ｌｏｇ2 Ｓ＜Ｐを満足する最大の整数、Ｐは
正の整数）までの各整数に対しｘ＋１ｏｇ2 ｙ≦Ｐ、前
記ｙの１から前記Ｓまでの各整数に対しｙ＋１ｏｇ2 ｘ
≦Ｐをそれぞれ満足する有効範囲の前記ｘ及びｙの各組
とそれぞれ対応する符号語をそれぞれ対応するアドレス
に記憶する二次元符号化テーブルのアドレス生成回路に
おいて、事象Ａの前記ｘが１から前記Ｓのそれぞれに対
し、最上位ビットが０でかつ少なくとも２ビットで前記
ｘを識別する第１の識別用符号ビットを出力する識別ア
ドレス発生手段と、前記第１の識別用符号ビットを、ｘ
＋ｌｏｇ 2 ｙ＜Ｐを満足する前記ｙの下位（Ｐ−Ｓ）ビ
ットの上位ビットに結合して前記ｘ、前記ｙに対応する
符号語の格納アドレスとして割り当てるためのアドレス
を生成する第１のアドレス結合手段と、事象Ｂの前記ｙ
が１から前記Ｓのそれぞれに対し、最上位ビットが１で
かつ少なくとも２ビットで前記ｙを識別する第２の識別
用符号ビットを、ｙ＋ｌｏｇ 2 ｘ＜Ｐを満足する前記ｘ
の下位（Ｐ−Ｓ）ビットの上位ビットに結合して前記
ｘ、前記ｙに対応する符号語の格納アドレスとして割り
当てるためのアドレスを生成する第２のアドレス結合手
段とを備え、前記第１および前記第２のアドレス結合手
段により、２つの事象前記ｘと前記ｙの入力から、（Ｐ
＋１）ビット幅の読み出しアドレスを生成するアドレス
発生手段を有ことを特徴とする。
ーブルのアドレス生成回路は、事象Ａの値をｘ、事象Ｂ
の値をｙ（ｘ，ｙは正の整数）とし、前記ｘの１からＳ
（ＳはＳ＋ｌｏｇ2 Ｓ＜Ｐを満足する最大の整数、Ｐは
正の整数）までの各整数に対しｘ＋１ｏｇ2 ｙ≦Ｐ、前
記ｙの１から前記Ｓまでの各整数に対しｙ＋１ｏｇ2 ｘ
≦Ｐをそれぞれ満足する有効範囲の前記ｘ及びｙの各組
とそれぞれ対応する符号語をそれぞれ対応するアドレス
に記憶する二次元符号化テーブルのアドレス生成回路に
おいて、事象Ａの前記ｘが１から前記Ｓのそれぞれに対
し、最上位ビットが０でかつ少なくとも２ビットで前記
ｘを識別する第１の識別用符号ビットを出力する識別ア
ドレス発生手段と、前記第１の識別用符号ビットを、ｘ
＋ｌｏｇ 2 ｙ＜Ｐを満足する前記ｙの下位（Ｐ−Ｓ）ビ
ットの上位ビットに結合して前記ｘ、前記ｙに対応する
符号語の格納アドレスとして割り当てるためのアドレス
を生成する第１のアドレス結合手段と、事象Ｂの前記ｙ
が１から前記Ｓのそれぞれに対し、最上位ビットが１で
かつ少なくとも２ビットで前記ｙを識別する第２の識別
用符号ビットを、ｙ＋ｌｏｇ 2 ｘ＜Ｐを満足する前記ｘ
の下位（Ｐ−Ｓ）ビットの上位ビットに結合して前記
ｘ、前記ｙに対応する符号語の格納アドレスとして割り
当てるためのアドレスを生成する第２のアドレス結合手
段とを備え、前記第１および前記第２のアドレス結合手
段により、２つの事象前記ｘと前記ｙの入力から、（Ｐ
＋１）ビット幅の読み出しアドレスを生成するアドレス
発生手段を有ことを特徴とする。
【００１８】本発明の他の特徴は、事象Ａの値をｘ、事
象Ｂの値をｙ（ｘ，ｙは正の整数）とし、前記ｘの１か
らＳ（Ｓは２ (P-S) −１≧Ｑ−ｌｏｇ 2 Ｓを満足する最
大の整数、Ｐ、Ｑは正の整数）までの各整数に対しｘ＋
ｌｏｇ 2 ｙ≦Ｐ、及び前記ｙの１からＲ（Ｒは２ (Q-R)
−１≧Ｐ−ｌｏｇ 2 Ｒを満足する最大の整数）までの各
整数に対し、ｙ＋ｌｏｇ 2 ｘ≦Ｑをそれぞれ満足する有
効範囲の前記ｘ及びｙの各組とそれぞれ対応する符号語
をそれぞれ対応するアドレスに記憶する二次元符号化テ
ーブルのアドレス生成回路において、事象Ａの前記ｘが
１から前記Ｓのそれぞれに対し、最上位ビットが０でか
つ少なくとも２ビットで前記ｘを識別する第１の識別用
符号ビットを、ｘ＋ｌｏｇ 2 ｙ＜Ｐを満足する前記ｙの
下位（Ｐ−Ｓ）ビットの上位ビットに結合して前記ｘ、
前記ｙに対応する符号語の格納アドレスとして割り当て
るためのアドレスを生成する第１のアドレス結合手段
と、事象Ｂの前記ｙが１から前記Ｒのそれぞれに対し、
最上位ビットが１でかつ少なくとも２ビットで前記ｙを
識別する第２の識別用符号ビットを、ｙ＋ｌｏｇ 2 ｘ＜
Ｑを満足する前記ｘの下位（Ｑ−Ｒ）ビットの上位ビッ
トに結合して前記ｘ、前記ｙに対応する符号語の格納ア
ドレスとして割り当てるためのアドレスを生成する第２
のアドレス結合手段とを備え、前記第１および前記第２
のアドレス結合手段により、２つの事象として前記ｘと
前記ｙの入力から、ビット幅が前記Ｐ及び前記Ｑのうち
大きい方の値に１を加算したビット幅のアドレスを生成
するアドレス発生手段を有することを特徴とする。
象Ｂの値をｙ（ｘ，ｙは正の整数）とし、前記ｘの１か
らＳ（Ｓは２ (P-S) −１≧Ｑ−ｌｏｇ 2 Ｓを満足する最
大の整数、Ｐ、Ｑは正の整数）までの各整数に対しｘ＋
ｌｏｇ 2 ｙ≦Ｐ、及び前記ｙの１からＲ（Ｒは２ (Q-R)
−１≧Ｐ−ｌｏｇ 2 Ｒを満足する最大の整数）までの各
整数に対し、ｙ＋ｌｏｇ 2 ｘ≦Ｑをそれぞれ満足する有
効範囲の前記ｘ及びｙの各組とそれぞれ対応する符号語
をそれぞれ対応するアドレスに記憶する二次元符号化テ
ーブルのアドレス生成回路において、事象Ａの前記ｘが
１から前記Ｓのそれぞれに対し、最上位ビットが０でか
つ少なくとも２ビットで前記ｘを識別する第１の識別用
符号ビットを、ｘ＋ｌｏｇ 2 ｙ＜Ｐを満足する前記ｙの
下位（Ｐ−Ｓ）ビットの上位ビットに結合して前記ｘ、
前記ｙに対応する符号語の格納アドレスとして割り当て
るためのアドレスを生成する第１のアドレス結合手段
と、事象Ｂの前記ｙが１から前記Ｒのそれぞれに対し、
最上位ビットが１でかつ少なくとも２ビットで前記ｙを
識別する第２の識別用符号ビットを、ｙ＋ｌｏｇ 2 ｘ＜
Ｑを満足する前記ｘの下位（Ｑ−Ｒ）ビットの上位ビッ
トに結合して前記ｘ、前記ｙに対応する符号語の格納ア
ドレスとして割り当てるためのアドレスを生成する第２
のアドレス結合手段とを備え、前記第１および前記第２
のアドレス結合手段により、２つの事象として前記ｘと
前記ｙの入力から、ビット幅が前記Ｐ及び前記Ｑのうち
大きい方の値に１を加算したビット幅のアドレスを生成
するアドレス発生手段を有することを特徴とする。
【００１９】本発明のさらに他の特徴は、事象Ａの値を
ｘ、事象Ｂの値をｙ（ｘ，ｙは正の整数）とし、前記ｘ
の１からＳ（ＳはＳ＋ｌｏｇ 2 Ｓ＜Ｐを満足する最大の
整数、Ｐは正の整数）までの各整数に対しｘ＋１ｏｇ 2
ｙ≦Ｐ、前記ｙの１から前記Ｓまでの各整数に対しｙ＋
１ｏｇ 2 ｘ≦Ｐをそれぞれ満足する有効範囲の前記ｘ及
びｙの各組とそれぞれ対応する符号語をそれぞれ対応す
るアドレスに記憶する二次元符号化テ―ブルのアドレス
生成回路であって、最上位ビットが０でかつ少なくとも
２ビットで前記事象Ａの値ｘを識別する第１のアドレス
群と、前記ｘ＋ｌｏｇ 2 ｙで与えられる前記事象Ａの値
ｘの前記有効範囲を示す前記符号語の値に対応する第２
のアドレス群と、最上位ビットが１でかつ少なくとも２
ビットで前記事象Ｂの値ｙを識別する第３のアドレス群
と、前記ｙ＋ｌｏｇ 2 ｘで与えられ事象Ｂの値ｙの有効
範囲を示す前記符号語の値に対応する第４のアドレス群
とを用いて、前記第１のアドレスを上位ビットとし前記
第２のアドレスを下位ビットとする前記事象Ａのアドレ
スビットがそれぞれ設定され、かつ前記第３のアドレス
を上位ビットとし前記第４のアドレスを下位ビットとす
る前記事象Ｂのアドレスビットがそれぞれ設定されると
ともに、これらのアドレスビットのビット幅がＰ＋１ビ
ットに設定されることにより、前記事象Ａ及び前記事象
Ｂに対して前記符号語の総ワード数が割り当てられるア
ドレス割り当て手段を有する二次元符号化テーブルのア
ドレス生成回路において、前記アドレス割り当て手段
は、前記ワード数に対応するｎ（ｎは整数）ビットの前
記ｘの信号のうちそれぞれ対応する信号が供給される第
１から第Ｓのｘ側一致検出器と、前記ｙの１から前記Ｓ
までの信号のうちそれぞれ対応する前記ｎビットの信号
が供給される第１から第Ｓのｙ側一致検出器と、前記ｎ
ビットの前記ｘの信号のうちそれぞれの前記ワード数に
対応するビット信号が供給され前記ｘに対する前記ｙの
所定の前記ワード数との大小を比較する前記ｘの第１か
ら第Ｓの大小比較器と、ｎビットの前記ｙの信号のうち
それぞれの前記ワード数に対応するビット信号が供給さ
れ前記ｘの所定のワード数との大小を比較するｙの第１
から第Ｓの大小比較器と、前記第１から前記第Ｓのｘ側
一致検出器及びｘの前記第１から第Ｓの大小比較器の出
力がそれぞれ供給される第１から第Ｓのｘ側ＡＮＤ回路
と前記第１から前記第Ｓのｙ側一致検出器及びｙの前記
第１から第Ｓの大小比較器の出力がそれぞれ供給される
第１から第Ｓのｙ側ＡＮＤ回路とこれらのＡＮＤ回路の
出力が供給される第１のＮＯＲ回路とからなりこの第１
のＮＯＲ回路からエスケープ信号を出力するエスケープ
信号発生部と、前記第１から前記第Ｓのｘ側一致検出器
の出力信号が供給される第２のＮＯＲ回路とこのＮＯＲ
回路の出力信号が共通入力されかつ前記第１から前記第
Ｓのｙ側一致検出器の出力信号がそれぞれ個別に供給さ
れる第１から第Ｓの制御側ＡＮＤ回路とからなる優先順
位制御部と、前記識別アドレスを発生する識別アドレス
発生回路部の前記識別アドレスと前記下位ビットとを結
合するアドレス発生部と、このアドレス発生部の出力と
前記第１から前記第Ｓのｘ側一致検出器の出力信号と前
記第１から前記第Ｓの制御側ＡＮＤ回路の出力とを結合
するマルチプレクサと、前記結合された前記マルチプレ
クサの出力可否を前記エスケープ信号に応答して制御す
る出力停止回路部とを備えて構成される。
ｘ、事象Ｂの値をｙ（ｘ，ｙは正の整数）とし、前記ｘ
の１からＳ（ＳはＳ＋ｌｏｇ 2 Ｓ＜Ｐを満足する最大の
整数、Ｐは正の整数）までの各整数に対しｘ＋１ｏｇ 2
ｙ≦Ｐ、前記ｙの１から前記Ｓまでの各整数に対しｙ＋
１ｏｇ 2 ｘ≦Ｐをそれぞれ満足する有効範囲の前記ｘ及
びｙの各組とそれぞれ対応する符号語をそれぞれ対応す
るアドレスに記憶する二次元符号化テ―ブルのアドレス
生成回路であって、最上位ビットが０でかつ少なくとも
２ビットで前記事象Ａの値ｘを識別する第１のアドレス
群と、前記ｘ＋ｌｏｇ 2 ｙで与えられる前記事象Ａの値
ｘの前記有効範囲を示す前記符号語の値に対応する第２
のアドレス群と、最上位ビットが１でかつ少なくとも２
ビットで前記事象Ｂの値ｙを識別する第３のアドレス群
と、前記ｙ＋ｌｏｇ 2 ｘで与えられ事象Ｂの値ｙの有効
範囲を示す前記符号語の値に対応する第４のアドレス群
とを用いて、前記第１のアドレスを上位ビットとし前記
第２のアドレスを下位ビットとする前記事象Ａのアドレ
スビットがそれぞれ設定され、かつ前記第３のアドレス
を上位ビットとし前記第４のアドレスを下位ビットとす
る前記事象Ｂのアドレスビットがそれぞれ設定されると
ともに、これらのアドレスビットのビット幅がＰ＋１ビ
ットに設定されることにより、前記事象Ａ及び前記事象
Ｂに対して前記符号語の総ワード数が割り当てられるア
ドレス割り当て手段を有する二次元符号化テーブルのア
ドレス生成回路において、前記アドレス割り当て手段
は、前記ワード数に対応するｎ（ｎは整数）ビットの前
記ｘの信号のうちそれぞれ対応する信号が供給される第
１から第Ｓのｘ側一致検出器と、前記ｙの１から前記Ｓ
までの信号のうちそれぞれ対応する前記ｎビットの信号
が供給される第１から第Ｓのｙ側一致検出器と、前記ｎ
ビットの前記ｘの信号のうちそれぞれの前記ワード数に
対応するビット信号が供給され前記ｘに対する前記ｙの
所定の前記ワード数との大小を比較する前記ｘの第１か
ら第Ｓの大小比較器と、ｎビットの前記ｙの信号のうち
それぞれの前記ワード数に対応するビット信号が供給さ
れ前記ｘの所定のワード数との大小を比較するｙの第１
から第Ｓの大小比較器と、前記第１から前記第Ｓのｘ側
一致検出器及びｘの前記第１から第Ｓの大小比較器の出
力がそれぞれ供給される第１から第Ｓのｘ側ＡＮＤ回路
と前記第１から前記第Ｓのｙ側一致検出器及びｙの前記
第１から第Ｓの大小比較器の出力がそれぞれ供給される
第１から第Ｓのｙ側ＡＮＤ回路とこれらのＡＮＤ回路の
出力が供給される第１のＮＯＲ回路とからなりこの第１
のＮＯＲ回路からエスケープ信号を出力するエスケープ
信号発生部と、前記第１から前記第Ｓのｘ側一致検出器
の出力信号が供給される第２のＮＯＲ回路とこのＮＯＲ
回路の出力信号が共通入力されかつ前記第１から前記第
Ｓのｙ側一致検出器の出力信号がそれぞれ個別に供給さ
れる第１から第Ｓの制御側ＡＮＤ回路とからなる優先順
位制御部と、前記識別アドレスを発生する識別アドレス
発生回路部の前記識別アドレスと前記下位ビットとを結
合するアドレス発生部と、このアドレス発生部の出力と
前記第１から前記第Ｓのｘ側一致検出器の出力信号と前
記第１から前記第Ｓの制御側ＡＮＤ回路の出力とを結合
するマルチプレクサと、前記結合された前記マルチプレ
クサの出力可否を前記エスケープ信号に応答して制御す
る出力停止回路部とを備えて構成される。
【００２０】本発明のさらにまた他の特徴は、事象Ａの
値をｘ、事象Ｂの値をｙ（ｘ，ｙは正の整数）とし、前
記ｘの１からＳ（ＳはＳ＋ｌｏｇ 2 Ｓ＜Ｐを満足する最
大の整数、Ｐは正の整数）までの各整数に対しｘ＋１ｏ
ｇ 2 ｙ≦Ｐ、前記ｙの１から前記Ｓまでの各整数に対し
ｙ＋１ｏｇ 2 ｘ≦Ｐをそれぞれ満足する有効範囲の前記
ｘ及びｙの各組とそれぞれ対応する符号語をそれぞれ対
応するアドレスに記憶する二次元符号化テ―ブルのアド
レス生成回路であって、最上位ビットが０でかつ少なく
とも２ビットで前記事象Ａの値ｘを識別する第１のアド
レス群と、前記ｘ＋ｌｏｇ 2 ｙで与えられる前記事象Ａ
の値ｘの前記有効範囲を示す前記符号語の値に対応する
第２のアドレス群と、最上位ビットが１でかつ少なくと
も２ビットで前記事象Ｂの値ｙを識別する第３のアドレ
ス群と、前記ｙ＋ｌｏｇ 2 ｘで与えられ事象Ｂの値ｙの
有効範囲を示す前記符号語の値に対応する第４のアドレ
ス群とを用いて、前記第１のアドレスを上位ビットとし
前記第２のアドレスを下位ビットとする前記事象Ａのア
ドレスビットがそれぞれ設定され、かつ前記第３のアド
レスを上位ビットとし前記第４のアドレスを下位ビット
とする前記事象Ｂのアドレスビットがそれぞれ設定され
るとともに、これらのアドレスビットのビット幅がＰ＋
１ビットに設定されることにより、前記事象Ａ及び前記
事象Ｂに対して前記符号語の総ワード数が割り当てられ
るアドレス割り当て手段を有し、前記ｘの１から前記Ｓ
までの各整数に対しｘ＋１ｏｇ2 ｙ≦Ｐとなりかつ前記
ｙの１からＲ（Ｒは正の整数）までの各整数に対しｙ＋
１ｏｇ2 ｘ≦Ｑ（Ｑは正の整数）となる前記事象Ａ及び
前記事象Ｂの分布が非対称のとき、前記アドレス割り当
て手段におけるビット幅が、前記Ｐ及び前記Ｑのうち大
きい方の値に１を加算したビット幅で設定される二次元
符号化テーブルのアドレス生成回路において、前記アド
レス割り当て手段は、前記ワード数に対応するｍビット
（ｍは整数）の前記ｘの信号のうちそれぞれ対応する信
号が供給される第１から第Ｓのｘ側一致検出器と、前記
ｙの１から前記Ｒまでの信号のうちそれぞれ対応するｎ
（ｎは整数）ビットの信号が供給される第１から第Ｒの
ｙ側一致検出器と、前記ｍビットの前記ｘの信号のうち
それぞれの前記ワード数に対応するビット信号が供給さ
れ前記ｘに対する前記ｙの所定の前記ワード数との大小
を比較する前記ｘの第１から第Ｓの大小比較器と、ｎビ
ットの前記ｙの信号のうちそれぞれの前記ワード数に対
応するビット信号が供給され前記ｘの所定のワード数と
の大小を比較するｙの第１から第Ｒの大小比較器と、前
記第１から前記第Ｓのｘ側一致検出器及びｘの前記第１
から第Ｓの大小比較器の出力がそれぞれ供給される第１
から第Ｓのｘ側ＡＮＤ回路と前記第１から前記第Ｒのｙ
側一致検出器群及びｙの前記第１から第Ｒの大小比較器
群の出力がそれぞれ供給される第１から第Ｒのｙ側ＡＮ
Ｄ回路とこれらのＡＮＤ回路の出力が供給される第１の
ＮＯＲ回路とからなりこの第１のＮＯＲ回路からエスケ
ープ信号を出力するエスケープ信号発生部と、前記第１
から前記第Ｒのｙ側一致検出器の出力信号が供給される
第２のＮＯＲ回路とこのＮＯＲ回路の出力信号が共通入
力されかつ前記第１から前記第Ｓのｘ側一致検出器の出
力信号がそれぞれ個別に供給される第１から第Ｓの制御
側ＡＮＤ回路とからなる優先順位制御部と、前記識別ア
ドレスを発生する前記識別アドレス発生回路部の前記識
別アドレスと前記下位ビットとを結合するアドレス発生
部と、このアドレス発生部の出力と前記第１から前記第
Ｒのｙ側一致検出器の出力信号と前記第１から前記第Ｓ
の制御側ＡＮＤ回路の出力とを結合するマルチプレクサ
と、前記結合された前記マルチプレクサの出力可否を前
記エスケープ信号に応答して制御する出力停止回路部と
を備えて構成される。
値をｘ、事象Ｂの値をｙ（ｘ，ｙは正の整数）とし、前
記ｘの１からＳ（ＳはＳ＋ｌｏｇ 2 Ｓ＜Ｐを満足する最
大の整数、Ｐは正の整数）までの各整数に対しｘ＋１ｏ
ｇ 2 ｙ≦Ｐ、前記ｙの１から前記Ｓまでの各整数に対し
ｙ＋１ｏｇ 2 ｘ≦Ｐをそれぞれ満足する有効範囲の前記
ｘ及びｙの各組とそれぞれ対応する符号語をそれぞれ対
応するアドレスに記憶する二次元符号化テ―ブルのアド
レス生成回路であって、最上位ビットが０でかつ少なく
とも２ビットで前記事象Ａの値ｘを識別する第１のアド
レス群と、前記ｘ＋ｌｏｇ 2 ｙで与えられる前記事象Ａ
の値ｘの前記有効範囲を示す前記符号語の値に対応する
第２のアドレス群と、最上位ビットが１でかつ少なくと
も２ビットで前記事象Ｂの値ｙを識別する第３のアドレ
ス群と、前記ｙ＋ｌｏｇ 2 ｘで与えられ事象Ｂの値ｙの
有効範囲を示す前記符号語の値に対応する第４のアドレ
ス群とを用いて、前記第１のアドレスを上位ビットとし
前記第２のアドレスを下位ビットとする前記事象Ａのア
ドレスビットがそれぞれ設定され、かつ前記第３のアド
レスを上位ビットとし前記第４のアドレスを下位ビット
とする前記事象Ｂのアドレスビットがそれぞれ設定され
るとともに、これらのアドレスビットのビット幅がＰ＋
１ビットに設定されることにより、前記事象Ａ及び前記
事象Ｂに対して前記符号語の総ワード数が割り当てられ
るアドレス割り当て手段を有し、前記ｘの１から前記Ｓ
までの各整数に対しｘ＋１ｏｇ2 ｙ≦Ｐとなりかつ前記
ｙの１からＲ（Ｒは正の整数）までの各整数に対しｙ＋
１ｏｇ2 ｘ≦Ｑ（Ｑは正の整数）となる前記事象Ａ及び
前記事象Ｂの分布が非対称のとき、前記アドレス割り当
て手段におけるビット幅が、前記Ｐ及び前記Ｑのうち大
きい方の値に１を加算したビット幅で設定される二次元
符号化テーブルのアドレス生成回路において、前記アド
レス割り当て手段は、前記ワード数に対応するｍビット
（ｍは整数）の前記ｘの信号のうちそれぞれ対応する信
号が供給される第１から第Ｓのｘ側一致検出器と、前記
ｙの１から前記Ｒまでの信号のうちそれぞれ対応するｎ
（ｎは整数）ビットの信号が供給される第１から第Ｒの
ｙ側一致検出器と、前記ｍビットの前記ｘの信号のうち
それぞれの前記ワード数に対応するビット信号が供給さ
れ前記ｘに対する前記ｙの所定の前記ワード数との大小
を比較する前記ｘの第１から第Ｓの大小比較器と、ｎビ
ットの前記ｙの信号のうちそれぞれの前記ワード数に対
応するビット信号が供給され前記ｘの所定のワード数と
の大小を比較するｙの第１から第Ｒの大小比較器と、前
記第１から前記第Ｓのｘ側一致検出器及びｘの前記第１
から第Ｓの大小比較器の出力がそれぞれ供給される第１
から第Ｓのｘ側ＡＮＤ回路と前記第１から前記第Ｒのｙ
側一致検出器群及びｙの前記第１から第Ｒの大小比較器
群の出力がそれぞれ供給される第１から第Ｒのｙ側ＡＮ
Ｄ回路とこれらのＡＮＤ回路の出力が供給される第１の
ＮＯＲ回路とからなりこの第１のＮＯＲ回路からエスケ
ープ信号を出力するエスケープ信号発生部と、前記第１
から前記第Ｒのｙ側一致検出器の出力信号が供給される
第２のＮＯＲ回路とこのＮＯＲ回路の出力信号が共通入
力されかつ前記第１から前記第Ｓのｘ側一致検出器の出
力信号がそれぞれ個別に供給される第１から第Ｓの制御
側ＡＮＤ回路とからなる優先順位制御部と、前記識別ア
ドレスを発生する前記識別アドレス発生回路部の前記識
別アドレスと前記下位ビットとを結合するアドレス発生
部と、このアドレス発生部の出力と前記第１から前記第
Ｒのｙ側一致検出器の出力信号と前記第１から前記第Ｓ
の制御側ＡＮＤ回路の出力とを結合するマルチプレクサ
と、前記結合された前記マルチプレクサの出力可否を前
記エスケープ信号に応答して制御する出力停止回路部と
を備えて構成される。
【００２１】符号化処理単位の最終のブロックを検出し
たときアクティブレべルの最終ブロック検出信号を出力
する最終ブロック検出部と、最終のブロックと対応する
前記符号語を二次元符号化テーブルに記憶するためのア
ドレス信号を発生する最終ブロック符号用アドレス生成
部と、前記エスケープ信号及び対応する前記符号語を二
次元符号化テーブルに記憶するためのアドレス信号を発
生するエスケープ符号用アドレス生成部と、前記最終ブ
ロック検出信号がアクティブレべルのときは前記最終ブ
ロック符号用アドレス生成部からのアドレス信号を、前
記エスケープ信号がアクテイブレべルのときは前記エス
ケープ信号用アドレス生成部からのアドレス信号を、前
記エスケープ信号及び前記最終ブロック検出信号がイン
アクテイブレべルのときはマルチプレクサからのアドレ
ス信号をそれぞれ選択して出力する選択回路とをさらに
設けてもよい。
たときアクティブレべルの最終ブロック検出信号を出力
する最終ブロック検出部と、最終のブロックと対応する
前記符号語を二次元符号化テーブルに記憶するためのア
ドレス信号を発生する最終ブロック符号用アドレス生成
部と、前記エスケープ信号及び対応する前記符号語を二
次元符号化テーブルに記憶するためのアドレス信号を発
生するエスケープ符号用アドレス生成部と、前記最終ブ
ロック検出信号がアクティブレべルのときは前記最終ブ
ロック符号用アドレス生成部からのアドレス信号を、前
記エスケープ信号がアクテイブレべルのときは前記エス
ケープ信号用アドレス生成部からのアドレス信号を、前
記エスケープ信号及び前記最終ブロック検出信号がイン
アクテイブレべルのときはマルチプレクサからのアドレ
ス信号をそれぞれ選択して出力する選択回路とをさらに
設けてもよい。
【００２２】この実施例は、「請求項１」において、Ｐ
＝６、Ｓ＝３としたときの例であり、「従来の技術」で
説明した図７に相当する符号語分布状態の二次元符号化
テーブルに本発明を適用したものである。
＝６、Ｓ＝３としたときの例であり、「従来の技術」で
説明した図７に相当する符号語分布状態の二次元符号化
テーブルに本発明を適用したものである。
【００２３】この図７の符号語の分布状態から、事象Ａ
の値ｘがＢの値ｙの有効範囲のビット数を決定し、ま
た、事象Ｂの値ｙがＡの値ｘの有効範囲のビット数を決
定することが分かる。例えば、ｘ＝１の時はｙの５ビッ
トで表せる範囲に符号語が分布している。また、ｘ＝２
の時はｙの４ビットで表せる範囲に、ｘ＝３の時はｙの
３ビットの範囲に分布している。一方、ｙ＝１の時はｘ
の５ビット、ｙ＝２の時はｘの４ビット、ｙ＝３の時は
ｘの３ビットでその分布領域を表せる。これは、一般に
は、ｘ＝１〜３のときｘ＋ｌｏｇ2 ｙ≦Ｐ，ｙ＝１〜３
のときｙ＋ｌｏｇ2 ｘ≦Ｐ，Ｐ＝６を満たす領域であ
る。この領域以外はエスケープ符号の領域である。この
符号語の偏った分布状況を考慮に入れて符号語と対応す
るアドレスを割り当てる。
の値ｘがＢの値ｙの有効範囲のビット数を決定し、ま
た、事象Ｂの値ｙがＡの値ｘの有効範囲のビット数を決
定することが分かる。例えば、ｘ＝１の時はｙの５ビッ
トで表せる範囲に符号語が分布している。また、ｘ＝２
の時はｙの４ビットで表せる範囲に、ｘ＝３の時はｙの
３ビットの範囲に分布している。一方、ｙ＝１の時はｘ
の５ビット、ｙ＝２の時はｘの４ビット、ｙ＝３の時は
ｘの３ビットでその分布領域を表せる。これは、一般に
は、ｘ＝１〜３のときｘ＋ｌｏｇ2 ｙ≦Ｐ，ｙ＝１〜３
のときｙ＋ｌｏｇ2 ｘ≦Ｐ，Ｐ＝６を満たす領域であ
る。この領域以外はエスケープ符号の領域である。この
符号語の偏った分布状況を考慮に入れて符号語と対応す
るアドレスを割り当てる。
【００２４】また、ｘ，ｙの上記１〜３の３という値
は、Ｓ＋１ｏｇ2Ｓ＜Ｐ，Ｐ＝６を満足する最大の整数
である。
は、Ｓ＋１ｏｇ2Ｓ＜Ｐ，Ｐ＝６を満足する最大の整数
である。
【００２５】上記符号語の分布状態をまとめると次のと
おりとなる。
おりとなる。
【００２６】ｘ＝１のとき、ｙが１〜３２の３２ワード
ｘ＝２のとき、 ｙが１〜１６の１６ワード ｘ＝３のとき、ｙが１〜８の８ワード ｙ＝１のとき、ｘが１〜３２の３２ワード ｙ＝２のとき、ｘが１〜１６の１６ワード ｙ＝３のとき、ｘが１〜８の８ワード このよラな分布状態の符号語の全てと対応するアドレス
を、上記範囲のｘ，ｙの組と対応ずけて表示するには、
ｘ＝１〜３に対し（１＋１ｏｇ2 ３２）ビット，ｙ＝１
〜３に対し同様に（１＋１ｏｇ2 ３２）ビット必要であ
るので、ｘ，ｙの１〜３に対しては、（２＋１ｏｇ2 ３
２）ビット、すなわち、Ｐ＋１＝７ビット必要となる。
ｘ＝２のとき、 ｙが１〜１６の１６ワード ｘ＝３のとき、ｙが１〜８の８ワード ｙ＝１のとき、ｘが１〜３２の３２ワード ｙ＝２のとき、ｘが１〜１６の１６ワード ｙ＝３のとき、ｘが１〜８の８ワード このよラな分布状態の符号語の全てと対応するアドレス
を、上記範囲のｘ，ｙの組と対応ずけて表示するには、
ｘ＝１〜３に対し（１＋１ｏｇ2 ３２）ビット，ｙ＝１
〜３に対し同様に（１＋１ｏｇ2 ３２）ビット必要であ
るので、ｘ，ｙの１〜３に対しては、（２＋１ｏｇ2 ３
２）ビット、すなわち、Ｐ＋１＝７ビット必要となる。
【００２７】このような分布状態の符号語を、上記ｘ，
ｙの各組とそれぞれ対応するアドレスをもつメモリエン
トロピー符号として記憶する二次元符号化テーブルを対
象とするこの実施例の構成について説明する。
ｙの各組とそれぞれ対応するアドレスをもつメモリエン
トロピー符号として記憶する二次元符号化テーブルを対
象とするこの実施例の構成について説明する。
【００２８】この実施例は、入力されたｘ，ｙそれぞれ
が１から３までの整数と一致したときアクティブレベル
となる一致検出信号をその整数と対応してそれぞれ出力
する複数の一致検出器１ａ〜１ｆと、入力されたｙが、
ｘの１から３までの各整数に対しそれぞれｘ＋ｌｏｇ2
ｙ≦６を満足するときアクティブレベルとなる比較結果
信号をｘの１から３までの各整数と対応してそれぞれ出
力する大小比較器２ａ〜２ｃと、入力されたｘが、ｙの
１から３までの各整数に対しそれぞれｙ＋ｌｏｇ2 ｘ≦
６を満足するときアクティブレベルとなる比較結果信号
をｙの１から３までの各整数と対応してそれぞれ出力す
る大小比較器２ｄ〜２ｆと、ＡＮＤ型の論理ゲートＧ３
１〜Ｇ３６及びＮＯＲ型の論理ゲートＧ３７を備え上記
一致信号のそれぞれと対応する上記比較結果信号との組
のうちに共にアクティブレベルのものが１組も含まれな
いときアクティブレベルのエスケープ信号ＥＳを出力す
るエスケープ信号発生部３と、ｘ，ｙの１から３までの
各整数をそれぞれ識別するための識別アドレスＡＤｉを
発生する識別アドレス発生回路５１を備えｘの各識別ア
ドレスＡＤｉ（１１，１０１，１００１）と入力された
ｙの下位側の所定のビット、及びｙの各識別アドレスＡ
Ｄｉ（０１，００１，０００１）と入力されたｘの下位
側の所定のビットとを７ビットに結合してそれぞれアド
レス信号として出力するアドレス発生部５と、ＮＯＲ型
の論理ゲートＧ４１及びＡＮＤ型の論理ゲートＧ４２〜
Ｇ４４を備え上記一致検出信号のｘ側及びｙ側の両方に
アクティブレベルのものがあるときはｙ側をマスクして
ｘ側をそのまま出力しそれ以外のとき両方をそのまま出
力する優先順位制御部４と、この優先順位制御部４から
のアクティブレベルの一致検出信号により対応する上記
識別アドレスを含むアドレス信号ＡＤを選択し出力する
マルチプレクサ６と、アクティブレベルのエスケープ信
号ＥＳによりマルチプレクサ６の出力信号の二次元符号
化テーブルへの供給を停止する出力停止回路７とを有す
る構成となっている。
が１から３までの整数と一致したときアクティブレベル
となる一致検出信号をその整数と対応してそれぞれ出力
する複数の一致検出器１ａ〜１ｆと、入力されたｙが、
ｘの１から３までの各整数に対しそれぞれｘ＋ｌｏｇ2
ｙ≦６を満足するときアクティブレベルとなる比較結果
信号をｘの１から３までの各整数と対応してそれぞれ出
力する大小比較器２ａ〜２ｃと、入力されたｘが、ｙの
１から３までの各整数に対しそれぞれｙ＋ｌｏｇ2 ｘ≦
６を満足するときアクティブレベルとなる比較結果信号
をｙの１から３までの各整数と対応してそれぞれ出力す
る大小比較器２ｄ〜２ｆと、ＡＮＤ型の論理ゲートＧ３
１〜Ｇ３６及びＮＯＲ型の論理ゲートＧ３７を備え上記
一致信号のそれぞれと対応する上記比較結果信号との組
のうちに共にアクティブレベルのものが１組も含まれな
いときアクティブレベルのエスケープ信号ＥＳを出力す
るエスケープ信号発生部３と、ｘ，ｙの１から３までの
各整数をそれぞれ識別するための識別アドレスＡＤｉを
発生する識別アドレス発生回路５１を備えｘの各識別ア
ドレスＡＤｉ（１１，１０１，１００１）と入力された
ｙの下位側の所定のビット、及びｙの各識別アドレスＡ
Ｄｉ（０１，００１，０００１）と入力されたｘの下位
側の所定のビットとを７ビットに結合してそれぞれアド
レス信号として出力するアドレス発生部５と、ＮＯＲ型
の論理ゲートＧ４１及びＡＮＤ型の論理ゲートＧ４２〜
Ｇ４４を備え上記一致検出信号のｘ側及びｙ側の両方に
アクティブレベルのものがあるときはｙ側をマスクして
ｘ側をそのまま出力しそれ以外のとき両方をそのまま出
力する優先順位制御部４と、この優先順位制御部４から
のアクティブレベルの一致検出信号により対応する上記
識別アドレスを含むアドレス信号ＡＤを選択し出力する
マルチプレクサ６と、アクティブレベルのエスケープ信
号ＥＳによりマルチプレクサ６の出力信号の二次元符号
化テーブルへの供給を停止する出力停止回路７とを有す
る構成となっている。
【００２９】この実施例により出力されるアドレス信号
ＡＤのデータフォーマット図を図２に示す。
ＡＤのデータフォーマット図を図２に示す。
【００３０】アドレス信号ＡＤは、ｘ，ｙの１〜３を識
別する識別アドレスＡＤｉと、対応するｙ，ｘの下位側
の所定のビットとで構成される．この識別アドレスＡＤ
ｉは、ｘ側（１），ｙ側（０）を表す最上位ビットと、
これに続く１，２，３を表わす１〜３ビット（１，０
１，００１）とから成る。識別アドレスＡＤｉと対応す
るｙ，ｘの下位側の所定のビットは、ｘ，ｙが１のとき
は３２ワード，２のときは１６ワード、３のときは８ワ
ードをそれぞれ識別すればよいので、それぞれｙ，ｘの
下位側の５ビット，４ビット，３ビットとすればよい．
これを実現したいハードウェアがアドレス発生部５であ
る。
別する識別アドレスＡＤｉと、対応するｙ，ｘの下位側
の所定のビットとで構成される．この識別アドレスＡＤ
ｉは、ｘ側（１），ｙ側（０）を表す最上位ビットと、
これに続く１，２，３を表わす１〜３ビット（１，０
１，００１）とから成る。識別アドレスＡＤｉと対応す
るｙ，ｘの下位側の所定のビットは、ｘ，ｙが１のとき
は３２ワード，２のときは１６ワード、３のときは８ワ
ードをそれぞれ識別すればよいので、それぞれｙ，ｘの
下位側の５ビット，４ビット，３ビットとすればよい．
これを実現したいハードウェアがアドレス発生部５であ
る。
【００３１】このアドレス発生部５から出力されるアド
レス信号ＡＤを、一致検出器１ａ〜１ｆのアクティブレ
ベルの一致検出信号によりマルチプレクサ６で選択し出
力する。この際、ｘ，ｙとも１〜３の整数と一致するこ
とがあり、このときには、１つのアドレス信号ＡＤを正
確に選択することができなくなるので、ｘ側のアクティ
ブレベルの一致検出信号でｙ側の一致検出信号をマスク
し、ｘ側を優先させる。これが優先順位制御部４であ
る。
レス信号ＡＤを、一致検出器１ａ〜１ｆのアクティブレ
ベルの一致検出信号によりマルチプレクサ６で選択し出
力する。この際、ｘ，ｙとも１〜３の整数と一致するこ
とがあり、このときには、１つのアドレス信号ＡＤを正
確に選択することができなくなるので、ｘ側のアクティ
ブレベルの一致検出信号でｙ側の一致検出信号をマスク
し、ｘ側を優先させる。これが優先順位制御部４であ
る。
【００３２】一方、ｘ＝１〜３のときそれぞれｘ＋ｌｏ
ｇ2 ｙ≦６、及びｙ＝１〜３のときそれぞれｙ＋ｌｏｇ
2 ｘ≦６を共に満足しないｘ，ｙを含むｘ，ｙの組と対
応する符号語はエスケープ符号として処理する。これが
大小比較器２ａ〜２ｆ及びエスケープ信号発生回路３で
ある。
ｇ2 ｙ≦６、及びｙ＝１〜３のときそれぞれｙ＋ｌｏｇ
2 ｘ≦６を共に満足しないｘ，ｙを含むｘ，ｙの組と対
応する符号語はエスケープ符号として処理する。これが
大小比較器２ａ〜２ｆ及びエスケープ信号発生回路３で
ある。
【００３３】この実施例においては、一致検出器，大小
比較器等はＳ＋ｌｏｇ2 Ｓ＜Ｐを満足する整数Ｓの最大
数だけで済むので、回路規模を小さくすることができ、
また、二次元符号化テーブル用のメモリの容量も（Ｐ＋
１）ビットによるアドレス数で済む。更にハードウェア
により直接処理するので、リアルタイムの高速処理が可
能である。
比較器等はＳ＋ｌｏｇ2 Ｓ＜Ｐを満足する整数Ｓの最大
数だけで済むので、回路規模を小さくすることができ、
また、二次元符号化テーブル用のメモリの容量も（Ｐ＋
１）ビットによるアドレス数で済む。更にハードウェア
により直接処理するので、リアルタイムの高速処理が可
能である。
【００３４】図３は本発明の第２の実施例を示す回路図
である。
である。
【００３５】第１の実施例は、符号語の分布状態がｘ，
ｙに対して対称となっているのに対し、この第２の実施
例は非対称の場合に本発明を適用したものである。図３
には、「請求項２」において、Ｐ＝６，Ｑ＝５，Ｓ＝
４，Ｒ＝２としたときの実施例の回路が示されている。
また、この実施例の対象二次元符号化テーブルの符号語
の分布状態は図４のとおりである。
ｙに対して対称となっているのに対し、この第２の実施
例は非対称の場合に本発明を適用したものである。図３
には、「請求項２」において、Ｐ＝６，Ｑ＝５，Ｓ＝
４，Ｒ＝２としたときの実施例の回路が示されている。
また、この実施例の対象二次元符号化テーブルの符号語
の分布状態は図４のとおりである。
【００３６】この実施例の対象二次元符号化テーブル
は、ｘの１から４（Ａは２(6-S) −１≧５−ｌｏｇ2 Ｓ
を満足する最大の整数までの各整数に対しｘ＋ｌｏｇ2
ｙ≦６、及びｙの１から２（２は２(5-R) −１≧６−ｌ
ｏｇ2 Ｒを満足する最大の整数）までの各整数に対しｙ
＋ｌｏｇ2 ｘ≦５をそれぞれ満足する範囲のｘ及びｙの
各組とそれぞれ対応する符号語をそれぞれ対応するアド
レスに記憶する。
は、ｘの１から４（Ａは２(6-S) −１≧５−ｌｏｇ2 Ｓ
を満足する最大の整数までの各整数に対しｘ＋ｌｏｇ2
ｙ≦６、及びｙの１から２（２は２(5-R) −１≧６−ｌ
ｏｇ2 Ｒを満足する最大の整数）までの各整数に対しｙ
＋ｌｏｇ2 ｘ≦５をそれぞれ満足する範囲のｘ及びｙの
各組とそれぞれ対応する符号語をそれぞれ対応するアド
レスに記憶する。
【００３７】上記二次元符号化テーブルに対する符号語
の分布状態をまとめると次のとおりとなる。
の分布状態をまとめると次のとおりとなる。
【００３８】 ｘ＝１のとき、ｙが１〜３２の３２ワード ｘ＝２のとき、ｙが１〜１６の１６ワード ｘ＝３のとき、ｙが１〜８の８ワード ｘ＝４のとき、ｙが１〜４の４ワード ｘ＝１のとき、ｘが１〜１６の１６ワード ｙ＝２のとき、ｘが１〜８の８ワード このような分布状態の符号語の全てと対応するアドレス
を、上述の範囲のｘ，ｙの組と対応ずけて表示するに
は、Ｐ，Ｑの大きい方に１をプラスしたビット数、すな
わち、７ビット必要となる。
を、上述の範囲のｘ，ｙの組と対応ずけて表示するに
は、Ｐ，Ｑの大きい方に１をプラスしたビット数、すな
わち、７ビット必要となる。
【００３９】次にこの実施例の回路構成について説明す
る。
る。
【００４０】この実施例は、入力されたｘが１から４ま
での整数と一致したとき、及び入力されたｙが１から２
までの整数を一致したときアクティブレベルとなる一致
検出信号をそれら整数と対応してそれぞれ出力する複数
の一致検出器１ａ〜１ｃ，１ｄ，１ｅ，１ｇと、入力さ
れたｙがｘの１から４までの各整数に対しそれぞれｘ＋
ｌｏｇ2 ｙ≦６を満足するときアクティブレベルとなる
比較結果信号をｘの１から４までの各整数と対応してそ
れぞれ出力する複数の第１の大小比較器２ａ〜２ｃ，２
ｇと、入力されたｘがｙの１から２までの各整数に対し
それぞれｙ＋ｌｏｇ2 ｘ≦５を満足するときアクティブ
レベルとなる比較結果信号をｙの１から２までの各整数
と対応してそれぞれ出力する複数の第２の大小比較器２
ｅ，２ｆと、ＡＮＤ型の論理ゲートＧ３１〜Ｇ３６及び
ＮＯＲ型の論理ゲートＧ３７を備え上記一致検出信号の
それぞれと対応する上記比較結果信号との組のうちに共
にアクティブレベルのものが１組も含まれないときアク
ティブレベルのエスケープ信号ＥＳを出力するエスケー
プ信号発生回路３と、ｘの１から４まで及びｙの１から
２までの各整数をそれぞれ識別するための識別アドレス
ＡＤｉを発生する識別アドレス発生回路５１ａを備えｘ
の各識別アドレスと入力されたｙの下位側の所定のビッ
ト、及びｙの各識別アドレスと入力されたｘの下位側の
所定のビットとを７ビットに結合してアドレス信号ＡＤ
として出力するアドレス発生部５ａと、ＮＯＲ型の論理
ゲートＧ４６及びＡＮＤ型の論理ゲートＧ４２〜Ｇ４５
を備え上記一致検出信号のｘ側及びｙ側の両方にアクテ
ィブレベルのものがあるときは何れか一方をマスクして
他方をそのまま出力しそれ以外のときは両方をそのまま
出力する優先順位制御部４ａと、この優先順位制御部４
ａからのアクティブレベルの一致検出信号により対応す
る上記識別アドレスを含むアドレス信号ＡＤを選択し出
力するマルチプレクサ６と、アクティブレベルのエスケ
ープ信号ＥＳによりマルチプレクサ６の出力信号の上記
二次元符号化テーブルへの供給を停止する出力停止回路
７とを有する構成となっている。
での整数と一致したとき、及び入力されたｙが１から２
までの整数を一致したときアクティブレベルとなる一致
検出信号をそれら整数と対応してそれぞれ出力する複数
の一致検出器１ａ〜１ｃ，１ｄ，１ｅ，１ｇと、入力さ
れたｙがｘの１から４までの各整数に対しそれぞれｘ＋
ｌｏｇ2 ｙ≦６を満足するときアクティブレベルとなる
比較結果信号をｘの１から４までの各整数と対応してそ
れぞれ出力する複数の第１の大小比較器２ａ〜２ｃ，２
ｇと、入力されたｘがｙの１から２までの各整数に対し
それぞれｙ＋ｌｏｇ2 ｘ≦５を満足するときアクティブ
レベルとなる比較結果信号をｙの１から２までの各整数
と対応してそれぞれ出力する複数の第２の大小比較器２
ｅ，２ｆと、ＡＮＤ型の論理ゲートＧ３１〜Ｇ３６及び
ＮＯＲ型の論理ゲートＧ３７を備え上記一致検出信号の
それぞれと対応する上記比較結果信号との組のうちに共
にアクティブレベルのものが１組も含まれないときアク
ティブレベルのエスケープ信号ＥＳを出力するエスケー
プ信号発生回路３と、ｘの１から４まで及びｙの１から
２までの各整数をそれぞれ識別するための識別アドレス
ＡＤｉを発生する識別アドレス発生回路５１ａを備えｘ
の各識別アドレスと入力されたｙの下位側の所定のビッ
ト、及びｙの各識別アドレスと入力されたｘの下位側の
所定のビットとを７ビットに結合してアドレス信号ＡＤ
として出力するアドレス発生部５ａと、ＮＯＲ型の論理
ゲートＧ４６及びＡＮＤ型の論理ゲートＧ４２〜Ｇ４５
を備え上記一致検出信号のｘ側及びｙ側の両方にアクテ
ィブレベルのものがあるときは何れか一方をマスクして
他方をそのまま出力しそれ以外のときは両方をそのまま
出力する優先順位制御部４ａと、この優先順位制御部４
ａからのアクティブレベルの一致検出信号により対応す
る上記識別アドレスを含むアドレス信号ＡＤを選択し出
力するマルチプレクサ６と、アクティブレベルのエスケ
ープ信号ＥＳによりマルチプレクサ６の出力信号の上記
二次元符号化テーブルへの供給を停止する出力停止回路
７とを有する構成となっている。
【００４１】この実施例により出力されるアドレス信号
ＡＤのデータフォーマット図を図５に示す。
ＡＤのデータフォーマット図を図５に示す。
【００４２】この実施例においては、その構成、アドレ
ス信号ＡＤの内容等が第１の実施例と多少異なるところ
があるが、基本的な動作及び効果は第１の実施例と同様
であるので、これ以上の説明は省略する。
ス信号ＡＤの内容等が第１の実施例と多少異なるところ
があるが、基本的な動作及び効果は第１の実施例と同様
であるので、これ以上の説明は省略する。
【００４３】図６は本発明の第３の実施例を示す回路図
である。
である。
【００４４】この実施例は、エスケープ識別のための符
号語及びＥＯＢ（Ｅｎｄ Ｏｆ Ｂｌｏｃｋ）の符号語
などの特別な意味をもつ符号語を、二次元符号化テーブ
ル１００の特定領域に記憶し、これらそれぞれのアドレ
ス生成部を追加することにより、二次元符号化テーブル
１００から同一経路で符号化出力を得るようにしたもの
である。
号語及びＥＯＢ（Ｅｎｄ Ｏｆ Ｂｌｏｃｋ）の符号語
などの特別な意味をもつ符号語を、二次元符号化テーブ
ル１００の特定領域に記憶し、これらそれぞれのアドレ
ス生成部を追加することにより、二次元符号化テーブル
１００から同一経路で符号化出力を得るようにしたもの
である。
【００４５】第１の実施例の場合においては、図２に示
すように符号化テーブルメモリには１１２ワードを記録
しており、仮にアドレスが７ビットのテーブルメモリを
使用した場合、１６ワード分の領域が未使用となってい
る。すなわち、アドレスの上位５ビットが（１０００
１）のとき下位２ビットで表せる４ワード、上位６ビッ
トが（１００００１）のとき下位１ビットで表せる２ワ
ード、上位６ビットが（１０００００）のとき下位１ビ
ットで表せる２ワード、さらに、上位５ビットが（００
００１）のとき下位２ビットで表せる４ワード、上位６
ビットが（０００００１）のとき下位１ビットで表せる
２ワード、及び上位６ビットが（００００００）のとき
下位１ビットで表せる２ワードの合計１６ワードであ
る。
すように符号化テーブルメモリには１１２ワードを記録
しており、仮にアドレスが７ビットのテーブルメモリを
使用した場合、１６ワード分の領域が未使用となってい
る。すなわち、アドレスの上位５ビットが（１０００
１）のとき下位２ビットで表せる４ワード、上位６ビッ
トが（１００００１）のとき下位１ビットで表せる２ワ
ード、上位６ビットが（１０００００）のとき下位１ビ
ットで表せる２ワード、さらに、上位５ビットが（００
００１）のとき下位２ビットで表せる４ワード、上位６
ビットが（０００００１）のとき下位１ビットで表せる
２ワード、及び上位６ビットが（００００００）のとき
下位１ビットで表せる２ワードの合計１６ワードであ
る。
【００４６】同じく、第２の実施例の場合においては、
図５に示すように符号化テーブルメモリには８４ワード
を記録しており、仮にアドレスが７ビットのテーブルメ
モリを使用した場合、４４ワード分の領域が未使用とな
っている。すなわち、アドレスの上位２ビットが（１
１）のとき下位５ビットで表せる３２ワード、アドレス
の上位５ビットが（１０００１）のとき下位２ビットで
表せる４ワード、アドレスの上位６ビットが（１０００
０１）のとき下位１ビットで表せる２ワード、アドレス
の上位６ビットが（１０００００）のとき下位１ビット
で表せる２ワード、アドレスの上位６ビットが（０００
００１）のとき下位１ビット表せる２ワード、及びアド
レスの上位６ビットが（００００００）のとき下位１ビ
ットで表せる２ワードの合計４４ワードである。
図５に示すように符号化テーブルメモリには８４ワード
を記録しており、仮にアドレスが７ビットのテーブルメ
モリを使用した場合、４４ワード分の領域が未使用とな
っている。すなわち、アドレスの上位２ビットが（１
１）のとき下位５ビットで表せる３２ワード、アドレス
の上位５ビットが（１０００１）のとき下位２ビットで
表せる４ワード、アドレスの上位６ビットが（１０００
０１）のとき下位１ビットで表せる２ワード、アドレス
の上位６ビットが（１０００００）のとき下位１ビット
で表せる２ワード、アドレスの上位６ビットが（０００
００１）のとき下位１ビット表せる２ワード、及びアド
レスの上位６ビットが（００００００）のとき下位１ビ
ットで表せる２ワードの合計４４ワードである。
【００４７】この未使用の領域にエスケープ識別の符号
語（以下、エスケープ符号語という）や符号化単位の終
わりを表すＥＯＢの符号語など特別な意味を持つ符号語
を割り当てる。
語（以下、エスケープ符号語という）や符号化単位の終
わりを表すＥＯＢの符号語など特別な意味を持つ符号語
を割り当てる。
【００４８】次にこの実施例の回路構成について説明す
る。
る。
【００４９】この実施例は、図１及び図３に示された第
１及び第２の実施例に加え、符号化処理単位の最終ブロ
ックを検出したときアクティブレベルの最終ブロック検
出信号ＥＯＢを出力するＥＯＢ検出部８と、最終のブロ
ックと対応する符号語を二次元符号化テーブル１００に
記憶するためのアドレス信号ＡＤｅｏｂを発生するＥＯ
Ｂ符号用アドレス生成部１０と、エスケープ信号ＥＳと
対応する符号語を二次元符号化テーブル１００に記憶す
るためのアドレス信号ＡＤｅｓを発生するエスケープ符
号用アドレス生成部１０と、エスケープ信号ＥＳがアク
ティブレベルのときはエスケープ符号用アドレス生成部
１０からのアドレス信号ＡＤｅｓを、最終ブロック検出
信号ＥＯＢがアクティブレベルのときは符号用アドレス
生成部９からのアドレス信号ＡＤｅｏｂを、エスケープ
信号ＥＳ及び最終ブロック検出信号ＥＯＢが共にインア
クティブレベルのときはマルチプレクサ６からのアドレ
ス信号ＡＤを選択して出力する選択回路１１とを設けた
構成となっている。
１及び第２の実施例に加え、符号化処理単位の最終ブロ
ックを検出したときアクティブレベルの最終ブロック検
出信号ＥＯＢを出力するＥＯＢ検出部８と、最終のブロ
ックと対応する符号語を二次元符号化テーブル１００に
記憶するためのアドレス信号ＡＤｅｏｂを発生するＥＯ
Ｂ符号用アドレス生成部１０と、エスケープ信号ＥＳと
対応する符号語を二次元符号化テーブル１００に記憶す
るためのアドレス信号ＡＤｅｓを発生するエスケープ符
号用アドレス生成部１０と、エスケープ信号ＥＳがアク
ティブレベルのときはエスケープ符号用アドレス生成部
１０からのアドレス信号ＡＤｅｓを、最終ブロック検出
信号ＥＯＢがアクティブレベルのときは符号用アドレス
生成部９からのアドレス信号ＡＤｅｏｂを、エスケープ
信号ＥＳ及び最終ブロック検出信号ＥＯＢが共にインア
クティブレベルのときはマルチプレクサ６からのアドレ
ス信号ＡＤを選択して出力する選択回路１１とを設けた
構成となっている。
【００５０】例えば、第１の実施例及び第２の実施例に
おいて、二次元符号化テーブル１００の未使用領域であ
る（０００００１０）番地にエスケープ符号語”０００
００１”を記憶し、同様に、未使用領域の（０００００
１１）番地にＥＯＢ符号語”１０”を記憶する。エスケ
ープ符号用アドレス生成部１０は、このエスケープ符号
語を記憶するアドレス”０００００１０”を出力する回
路であり、また、ＥＯＢ符号用アドレス生成部９は、Ｅ
ＯＢ符号語を記憶するアドレス”０００００１１”を出
力する回路である。
おいて、二次元符号化テーブル１００の未使用領域であ
る（０００００１０）番地にエスケープ符号語”０００
００１”を記憶し、同様に、未使用領域の（０００００
１１）番地にＥＯＢ符号語”１０”を記憶する。エスケ
ープ符号用アドレス生成部１０は、このエスケープ符号
語を記憶するアドレス”０００００１０”を出力する回
路であり、また、ＥＯＢ符号用アドレス生成部９は、Ｅ
ＯＢ符号語を記憶するアドレス”０００００１１”を出
力する回路である。
【００５１】エスケープ信号ＥＳがアクティブレベルの
ときは、エスケープ符号用アドレス生成部１０から出力
されるアドレス”０００００１０”のアドレス信号ＡＤ
ｅｓが選択回路１１により選択され出力される。これに
より、二次元符号化テーブル１００よりエスケープ符号
語”００００１”を読み出すことができる。また、最終
ブロック検出信号ＥＯＢがアクティブレベルのときは、
ＥＯＢ符号用アドレス生成部９から出力されるアドレ
ス”０００００１１”のアドレス信号ＡＤｅｏｂが選択
回路１１により選択され出力される。これより、二次元
符号化テーブル１００よりＥＯＢ符号語”１０”を読み
出すことができる。さらにエスケープ信号ＥＳ及び最終
ブロック検出信号ＥＯＢがインアクティブレベルの場合
は、第１の実施例または第２の実施例で説明したマルチ
プレクサ６からのアドレス信号ＡＤが選択回路１１から
出力される。
ときは、エスケープ符号用アドレス生成部１０から出力
されるアドレス”０００００１０”のアドレス信号ＡＤ
ｅｓが選択回路１１により選択され出力される。これに
より、二次元符号化テーブル１００よりエスケープ符号
語”００００１”を読み出すことができる。また、最終
ブロック検出信号ＥＯＢがアクティブレベルのときは、
ＥＯＢ符号用アドレス生成部９から出力されるアドレ
ス”０００００１１”のアドレス信号ＡＤｅｏｂが選択
回路１１により選択され出力される。これより、二次元
符号化テーブル１００よりＥＯＢ符号語”１０”を読み
出すことができる。さらにエスケープ信号ＥＳ及び最終
ブロック検出信号ＥＯＢがインアクティブレベルの場合
は、第１の実施例または第２の実施例で説明したマルチ
プレクサ６からのアドレス信号ＡＤが選択回路１１から
出力される。
【００５２】この第３の実施例において、第１または第
２の実施例におけるアドレス空間の未使用領域のアドレ
スに特別な意味をもつ符号語を割り振ることで、更に二
次元符号化テーブル１００のメモリ領域を有効に使用で
き、特別な意味の符号語に対するハードウェア量を最小
限に抑えることができる利点がある。また、第１または
第２の実施例と同じ経路でこれら符号化のアドレスが生
成できるので、これら符号化のタイミングを同じにする
ことができる利点がある。
２の実施例におけるアドレス空間の未使用領域のアドレ
スに特別な意味をもつ符号語を割り振ることで、更に二
次元符号化テーブル１００のメモリ領域を有効に使用で
き、特別な意味の符号語に対するハードウェア量を最小
限に抑えることができる利点がある。また、第１または
第２の実施例と同じ経路でこれら符号化のアドレスが生
成できるので、これら符号化のタイミングを同じにする
ことができる利点がある。
【００５３】
【発明の効果】以上説明したように本発明は、符号の分
布状態から導き出された必要，十分な個数の一致検出器
及び比較器と、同様に導き出された必要，十分なアドレ
ス数のアドレス信号を発生する手段とを備え、上記一致
検出器の出力信号によりアドレス信号を選択し、上記一
致検出器及び比較器の出力信号によりエスケープ信号を
発生する構成としたので、回路規模及び二次元符号化テ
ーブルのメモリ容量を小さくすることができ、かつハー
ドウェアにより直接処理できるので、リアルタイムの高
速処理ができる効果がある。
布状態から導き出された必要，十分な個数の一致検出器
及び比較器と、同様に導き出された必要，十分なアドレ
ス数のアドレス信号を発生する手段とを備え、上記一致
検出器の出力信号によりアドレス信号を選択し、上記一
致検出器及び比較器の出力信号によりエスケープ信号を
発生する構成としたので、回路規模及び二次元符号化テ
ーブルのメモリ容量を小さくすることができ、かつハー
ドウェアにより直接処理できるので、リアルタイムの高
速処理ができる効果がある。
【００５４】また、エスケープ符号語やＥＯＢ符号語等
の特定の符号語を二次元符号化テーブルの空き領域に記
憶するためのアドレス信号を成生して選択出力すること
により、二次元符号化テーブルのメモリ領域を更に有効
利用することができ、かつ特定の符号語も同一の経路で
出力することができるので、これら符号語に対するハー
ドウェア量を最小限に抑えることができるという効果も
ある。
の特定の符号語を二次元符号化テーブルの空き領域に記
憶するためのアドレス信号を成生して選択出力すること
により、二次元符号化テーブルのメモリ領域を更に有効
利用することができ、かつ特定の符号語も同一の経路で
出力することができるので、これら符号語に対するハー
ドウェア量を最小限に抑えることができるという効果も
ある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の実施例の出力アドレス信号のデータフォ
ーマット図である。
ーマット図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３に示された実施例の対象となる二次元符号
化テーブルの符号語の分布状態図である。
化テーブルの符号語の分布状態図である。
【図５】図３に示された実施例の出力アドレス信号のデ
ータフォーマット図である。
ータフォーマット図である。
【図６】本発明の第３の実施例を示すブロック図であ
る。
る。
【図７】従来の二次元符号化テーブルのアドレス生成回
路を説明するための対象符号語の分布状態図である。
路を説明するための対象符号語の分布状態図である。
１ａ〜１ｇ 一致検出器 ２ａ〜２ｇ 大小比較器 ３ エスケープ信号発生回路 ４，４ａ 優先順位制御回路 ５，５ａ アドレス発生部 ６ マルチプレクサ ７ 出力停止回路 ８ ＥＯＢ検出部 ９ ＥＯＢ符号用アドレス生成部 １０ エスケープ符号用アドレス生成部 １１ 選択回路 １００ 二次元符号化テーブル ５１，５１ａ 識別アドレス発生回路 Ｇ３１〜Ｇ３７，Ｇ４１〜Ｇ４６ 論理ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/40 - 7/42
Claims (5)
- 【請求項１】 事象Ａの値をｘ、事象Ｂの値をｙ（ｘ，
ｙは正の整数）とし、前記ｘの１からＳ（ＳはＳ＋ｌｏ
ｇ2 Ｓ＜Ｐを満足する最大の整数、Ｐは正の整数）まで
の各整数に対しｘ＋１ｏｇ2 ｙ≦Ｐ、前記ｙの１から前
記Ｓまでの各整数に対しｙ＋１ｏｇ2 ｘ≦Ｐをそれぞれ
満足する有効範囲の前記ｘ及びｙの各組とそれぞれ対応
する符号語をそれぞれ対応するアドレスに記憶する二次
元符号化テーブルのアドレス生成回路において、事象Ａの前記ｘが１から前記Ｓのそれぞれに対し、最上
位ビットが０でかつ少なくとも２ビットで前記ｘを識別
する第１の識別用符号ビットを出力する識別アドレス発
生手段と、前記第１の識別用符号ビットを、ｘ＋ｌｏｇ
2 ｙ＜Ｐを満足する前記ｙの下位（Ｐ−Ｓ）ビットの上
位ビットに結合して前記ｘ、前記ｙに対応する符号語の
格納アドレスとして割り当てるためのアドレスを生成す
る第１のアドレス結合手段と、事象Ｂの前記ｙが１から
前記Ｓのそれぞれに対し、最上位ビットが１でかつ少な
くとも２ビットで前記ｙを識別する第２の識別用符号ビ
ットを、ｙ＋ｌｏｇ 2 ｘ＜Ｐを満足する前記ｘの下位
（Ｐ−Ｓ）ビットの上位ビットに結合して前記ｘ、前記
ｙに対応する符号語の格納アドレスとして割り当てるた
めのアドレスを生成する第２のアドレス結合手段とを備
え、前記第１および前記第２のアドレス結合手段によ
り、２つの事象前記ｘと前記ｙの入力から、（Ｐ＋１）
ビット幅の読み出しアドレスを生成するアドレス発生 手
段を有ことを特徴とする二次元符号化テーブルアドレス
回路。 - 【請求項２】 事象Ａの値をｘ、事象Ｂの値をｙ（ｘ，
ｙは正の整数）とし、前記ｘの１からＳ（Ｓは２ (P-S)
−１≧Ｑ−ｌｏｇ 2 Ｓを満足する最大の整数、Ｐ、Ｑは
正の整数）までの各整数に対しｘ＋ｌｏｇ 2 ｙ≦Ｐ、及
び前記ｙの１からＲ（Ｒは２ (Q-R) −１≧Ｐ−ｌｏｇ 2
Ｒを満足する最大の整数）までの各整数に対し、ｙ＋ｌ
ｏｇ 2 ｘ≦Ｑをそれぞれ満足する有効範囲の前記ｘ及び
ｙの各組とそれぞれ対応する符号語をそれぞれ対応する
アドレスに記憶する二次元符号化テーブルのアドレス生
成回路において、 事象Ａの前記ｘが１から前記Ｓのそれぞれに対し、最上
位ビットが０でかつ少なくとも２ビットで前記ｘを識別
する第１の識別用符号ビットを、ｘ＋ｌｏｇ 2 ｙ＜Ｐを
満足する前記ｙの下位（Ｐ−Ｓ）ビットの上位ビットに
結合して前記ｘ、前記ｙに対応する符号語の格納アドレ
スとして割り当てるためのアドレスを生成する第１のア
ドレス結合手段と、事象Ｂの前記ｙが１から前記Ｒのそ
れぞれに対し、最上位ビットが１でかつ少なくとも２ビ
ットで前記ｙを識別する第２の識別用符号ビットを、ｙ
＋ｌｏｇ 2 ｘ＜Ｑを満足する前記ｘの下位（Ｑ−Ｒ）ビ
ットの上位ビットに結合して前記ｘ、前記ｙに対応する
符号語の格納アドレスとして割り当てるためのアドレス
を生成する第２のアドレス結合手段とを備え、前記第１
および前記第２のアドレス結合手段により、２つの事象
として前記ｘと前記ｙの入力から、ビット幅が前記Ｐ及
び前記Ｑのうち大きい方の値に１を加算したビット幅の
アドレスを生成するアドレス発生手段を有す ることを特
徴とする二次元符号化テーブルアドレス回路。 - 【請求項３】 事象Ａの値をｘ、事象Ｂの値をｙ（ｘ，
ｙは正の整数）とし、前記ｘの１からＳ（ＳはＳ＋ｌｏ
ｇ 2 Ｓ＜Ｐを満足する最大の整数、Ｐは正の整数）まで
の各整数に対しｘ＋１ｏｇ 2 ｙ≦Ｐ、前記ｙの１から前
記Ｓまでの各整数に対しｙ＋１ｏｇ 2 ｘ≦Ｐをそれぞれ
満足する有効範囲の前記ｘ及びｙの各組とそれぞれ対応
する符号語をそれぞれ対応するアドレスに記憶する二次
元符号化テ―ブルのアドレス生成回路であって、最上位
ビットが０でかつ少なくとも２ビットで前記事象Ａの値
ｘを識別する第１のアドレス群と、前記ｘ＋ｌｏｇ 2 ｙ
で与えられる前記事象Ａの値ｘの前記有効範囲を示す前
記符号語の値に対応する第２のアドレス群と、最上位ビ
ットが１でかつ少なくとも２ビットで前記事象Ｂの値ｙ
を識別する第３のアドレス群と、前記ｙ＋ｌｏｇ 2 ｘで
与えられ事象Ｂの値ｙの有効範囲を示す前記符号語の値
に対応する第４のアドレス群とを用いて、前記第１のア
ドレスを上位ビットとし前記第２のアドレスを下位ビッ
トとする前記事象Ａのアドレスビットがそれぞれ設定さ
れ、かつ前記第３のアドレスを上位ビットとし前記第４
のアドレスを下位ビットとする前記事象Ｂのアドレスビ
ットがそれぞれ設定されるとともに、これらのアドレス
ビットのビット幅がＰ＋１ビットに設定されることによ
り、前記事象Ａ及び前記事象Ｂに対して前記符号語の総
ワード数が割り当てられるアドレス割り当て手段を有す
る二次元符号化テーブルのアドレス生成回路において、 前記アドレス割り当て手段は、前記ワード数に対応する
ｎ（ｎは整数）ビットの前記ｘの信号のうちそれぞれ対
応する信号が供給される第１から第Ｓのｘ側一致検出器
と、前記ｙの１から前記Ｓまでの信号のうちそれぞれ対
応する前記ｎビットの信号が供給される第１から第Ｓの
ｙ側一致検出器と、前記ｎビットの前記ｘの信号のうち
それぞれの前記ワード数に対応するビット信号が供給さ
れ前記ｘに対する前記ｙの所定の前記ワード数との大小
を比較する前記ｘの第１から第Ｓの大小比較器と、ｎビ
ットの前記ｙの信号のうちそれぞれの前記ワード数に対
応するビット信号が供給され前記ｘの所定のワード数と
の大小を比較するｙの第１から第Ｓの大小比較器と、前
記第１から前記第Ｓのｘ側一致検出器及びｘの前記第１
から第Ｓの大小比較器の出力がそれぞれ供給される第１
から第Ｓのｘ側ＡＮＤ回路と前記第１から前記第Ｓのｙ
側一致検出器及びｙの前記第１から第Ｓの大小比較器の
出力がそれぞれ供給される第１から第Ｓのｙ側ＡＮＤ回
路とこれらのＡＮＤ回路の出力が供給される第１のＮＯ
Ｒ回路とからなりこの第１のＮＯＲ回路からエスケープ
信号を出力するエスケープ信号発生部と、前記第１から
前記第Ｓのｘ側一致検出器の出力信号が供給される第２
のＮＯＲ回路とこのＮＯＲ回路の出力信号が共通入力さ
れかつ前記第１から前記第Ｓのｙ側一致検出器の出力信
号がそれぞれ個別に供給される第１から第Ｓの制御側Ａ
ＮＤ回路とからなる優先順位制御部と、前記識別アドレ
スを発生する識別アドレス発生回路部の前記識別アドレ
スと前記下位ビットとを結合するアドレス発生部と、こ
のアドレス発生部の出力と前記第１から前記第Ｓのｘ側
一致検出器の出力信号と前記第１から前記第Ｓの制御側
ＡＮＤ回路の出力とを結合するマルチプレクサと、前記
結合された前記マルチプレクサの出力可否を前記エスケ
ープ信号に応答して制御する出力停止回路部とを備えて
構成されることを特徴とする二次元符号化テーブルのア
ドレス生成回路。 - 【請求項４】 事象Ａの値をｘ、事象Ｂの値をｙ（ｘ，
ｙは正の整数）とし、前記ｘの１からＳ（ＳはＳ＋ｌｏ
ｇ 2 Ｓ＜Ｐを満足する最大の整数、Ｐは正の整数）まで
の各整数に対しｘ＋１ｏｇ 2 ｙ≦Ｐ、前記ｙの１から前
記Ｓまでの各整数に対しｙ＋１ｏｇ 2 ｘ≦Ｐをそれぞれ
満足する有効範囲の前記ｘ及びｙの各組とそれぞれ対応
する符号語をそれぞれ対応するアドレスに記憶する二次
元符号化テ―ブルのアドレス生成回路であって、最上位
ビットが０でかつ少なくとも２ビットで前記事象Ａの値
ｘを識別する第１のアドレス群と、前記ｘ＋ｌｏｇ 2 ｙ
で与えられる前記事象Ａの値ｘの前記有効範囲を示す前
記符号語の値に対応する第２のアドレス群と、最上位ビ
ットが１でかつ少なくとも２ビットで前記事象Ｂの値ｙ
を識別する第３のアドレス群と、前記ｙ＋ｌｏｇ 2 ｘで
与えられ事象Ｂの値ｙの有効範囲を示す前記符号語の値
に対応する第４のアドレス群とを用いて、前記第１のア
ドレスを上位ビットとし前記第２のアドレスを下位ビッ
トとする前記事象Ａのアドレスビットがそれぞれ設定さ
れ、かつ前記第３のアドレスを上位ビットとし前記第４
のアドレスを下位ビットとする前記事象Ｂのアドレスビ
ットがそれぞれ設定されるとともに、これらのアドレス
ビットのビット幅がＰ＋１ビットに設定されることによ
り、前記事象Ａ及び前記事象Ｂに対して前記符号語の総
ワード数が割り当てられるアドレス割り当て手段を有
し、前記ｘの１から前記Ｓまでの各整数に対しｘ＋１ｏ
ｇ2 ｙ≦Ｐとなりかつ前記ｙの１からＲ（Ｒは正の整
数）までの各整数に対しｙ＋１ｏｇ2 ｘ≦Ｑ（Ｑは正の
整数）となる前記事象Ａ及び前記事象Ｂの分布が非対称
のとき、前記アドレス割り当て手段におけるビット幅
が、前記Ｐ及び前記Ｑのうち大きい方の値に１を加算し
たビット幅で設定される二次元符号化テーブルのアドレ
ス生成回路において、 前記アドレス割り当て手段は、前記ワード数に対応する
ｍビット（ｍは整数）の前記ｘの信号のうちそれぞれ対
応する信号が供給される第１から第Ｓのｘ側一致検出器
と、前記ｙの１から前記Ｒまでの信号のうちそれぞれ対
応するｎ（ｎは整数）ビットの信号が供給される第１か
ら第Ｒのｙ側一致検出器と、前記ｍビットの前記ｘの信
号のうちそれぞれの前記ワード数に対応するビット信号
が供給され前記ｘに対する前記ｙの所定の前記ワード数
との大小を比較する前記ｘの第１から第Ｓの大小比較器
と、ｎビットの前記ｙの信号のうちそれぞれの前記ワー
ド数に対応するビット信号が供給され前記ｘの所定のワ
ード数との大小を比較するｙの第１から第Ｒの大小比較
器と、前記第１から前記第Ｓのｘ側一致検出器及びｘの
前記第１から第Ｓの大小比較器の出力がそれぞれ供給さ
れる第１から第Ｓのｘ側ＡＮＤ回路と前記第１から前記
第Ｒのｙ側一致検出器群及びｙの前記第１から第Ｒの大
小比較器群の出力がそれぞれ供給される第１から第Ｒの
ｙ側ＡＮＤ回路とこれらのＡＮＤ回路の出力が供給され
る第１のＮＯＲ回路とからなりこの第１のＮＯＲ回路か
らエスケープ信号を出力するエスケープ信号発生部と、
前記第１から前記第Ｒのｙ側一致検出器の出力信号が供
給される第２のＮＯＲ回路とこのＮＯＲ回路の出力信号
が共通入力されかつ前記第１から前記第Ｓのｘ側一致検
出器の出力信号がそれぞれ個別に供給される第１から第
Ｓの制御側ＡＮＤ回路とからなる優先順位制御部と、前
記識別アドレスを発生する前記識別アドレス発生回路部
の前記識別アドレスと前記下位ビットとを結合するアド
レス発生部と、このアドレス発生部の出力と前記第１か
ら前記第Ｒのｙ側一致検出器の出力信号と前記第１から
前記第Ｓの制御側ＡＮＤ回路の出力とを結合するマルチ
プレクサと、前記結合された前記マルチプレクサの出力
可否を前記エスケープ信号に応答して制御する出力停止
回路部とを備えて構成されることを特徴とする二次元符
号化テーブルのアドレス生成回路。 - 【請求項５】 符号化処理単位の最終のブロックを検出
したときアクティブレべルの最終ブロック検出信号を出
力する最終ブロック検出部と、最終のブロックと対応す
る前記符号語を二次元符号化テーブルに記憶するための
アドレス信号を発生する最終ブロック符号用アドレス生
成部と、前記エスケープ信号及び対応する前記符号語を
二次元符号化テーブルに記憶するためのアドレス信号を
発生するエスケープ符号用アドレス生成部と、前記最終
ブロック検出信号がアクティブレべルのときは前記最終
ブロック符号用アドレス生成部からのアドレス信号を、
前記エスケープ信号がアクテイブレべルのときは前記エ
スケープ信号用アドレス生成部からのアドレス信号を、
前記エスケープ信号及び前記最終ブロック検出信号がイ
ンアクテイブレべルのときはマルチプレクサからのアド
レス信号をそれぞれ選択して出力する選択回路とをさら
に設けた請求項１または２記載の二次元符号化テーブル
のアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31861693A JP2998532B2 (ja) | 1993-02-03 | 1993-12-17 | 二次元符号化テーブルのアドレス生成回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1601393 | 1993-02-03 | ||
| JP5-16013 | 1993-02-03 | ||
| JP31861693A JP2998532B2 (ja) | 1993-02-03 | 1993-12-17 | 二次元符号化テーブルのアドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291678A JPH06291678A (ja) | 1994-10-18 |
| JP2998532B2 true JP2998532B2 (ja) | 2000-01-11 |
Family
ID=26352258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31861693A Expired - Fee Related JP2998532B2 (ja) | 1993-02-03 | 1993-12-17 | 二次元符号化テーブルのアドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998532B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2730202C (en) * | 2008-07-11 | 2015-01-20 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Method for encoding a symbol using subsymbols and multiple codebooks |
-
1993
- 1993-12-17 JP JP31861693A patent/JP2998532B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 安田浩編著「マルチメディア符号化の国際標準」 初版 （平３−６−３０）丸善 ｐ．８４−１０２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291678A (ja) | 1994-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |
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