JPH0691445B2 - 信号選択回路 - Google Patents
信号選択回路Info
- Publication number
- JPH0691445B2 JPH0691445B2 JP60246519A JP24651985A JPH0691445B2 JP H0691445 B2 JPH0691445 B2 JP H0691445B2 JP 60246519 A JP60246519 A JP 60246519A JP 24651985 A JP24651985 A JP 24651985A JP H0691445 B2 JPH0691445 B2 JP H0691445B2
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- JP
- Japan
- Prior art keywords
- input
- selection
- signal
- selection circuit
- circuit
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号選択回路に係わり、特に、相補型電界効
果トランジスタ（以下、CMOSという）で構成される複数
の選択段の初段に供給される入力信号から第２選択段以
降での選択で排除されるものを予め除くことにより消費
電力の減少を図った信号選択回路に関する。
果トランジスタ（以下、CMOSという）で構成される複数
の選択段の初段に供給される入力信号から第２選択段以
降での選択で排除されるものを予め除くことにより消費
電力の減少を図った信号選択回路に関する。
従来、この種の選択回路は、全入力信号が入力される回
路構成となっていた。図２に基本選択回路の一例を示
す。S0,S1は、１入力のAND回路、P0,P1はＰ−チヤネルM
OSトランジスタ（以下PMOSという）、N0,N1はＮチャネ
ルMOSトランジスタ（以下NMOS）であり、入力00,01は各
々AND回路S0,S1を経て、10,11に伝達される。PMOSとNMO
SP0とN0,およびPMOSとNMOSP1とN1は各々CMOSのトランス
ファゲートを構成しており、制御入力C0,C1が各々のゲ
ートに入力されている。今、制御入力C0が論理１、制御
入力C1が論理０の時、P0,N0よりなるトランスファゲー
トはオンし、10より入力された信号を出力端子２へ伝達
する。逆に、制御入力C0が論理０、C1が論理１の時、PM
OS,NMOSP1,N1よりなるトランスファゲートがオンし、11
より入力された信号を出力端子２へ伝達する。
路構成となっていた。図２に基本選択回路の一例を示
す。S0,S1は、１入力のAND回路、P0,P1はＰ−チヤネルM
OSトランジスタ（以下PMOSという）、N0,N1はＮチャネ
ルMOSトランジスタ（以下NMOS）であり、入力00,01は各
々AND回路S0,S1を経て、10,11に伝達される。PMOSとNMO
SP0とN0,およびPMOSとNMOSP1とN1は各々CMOSのトランス
ファゲートを構成しており、制御入力C0,C1が各々のゲ
ートに入力されている。今、制御入力C0が論理１、制御
入力C1が論理０の時、P0,N0よりなるトランスファゲー
トはオンし、10より入力された信号を出力端子２へ伝達
する。逆に、制御入力C0が論理０、C1が論理１の時、PM
OS,NMOSP1,N1よりなるトランスファゲートがオンし、11
より入力された信号を出力端子２へ伝達する。
以上のように基本選択回路は、00,01よりなる入力のう
ち、１つを選択して出力２へ伝達する機能を有する。
ち、１つを選択して出力２へ伝達する機能を有する。
次に、図３に上記基本選択回路により構成された従来の
信号選択回路の一例を示す。
信号選択回路の一例を示す。
図３において、S00〜S03,S10,S11,S20は図２に示した基
本選択回路である。基本選択回路S00〜S03は、１段目を
構成しており、基本選択回路S00は、入力信号00,01を選
択し、出力端子10により、基本選択回路S10の入力とし
ている。基本選択回路S01〜S03についても同様である。
基本選択回路S10,S11は２段目を構成しており、基本選
択回路S10は前段のS00,S01の出力を入力とし、基本選択
回路S11はS02,S03の出力を入力としている。基本選択回
路S20は２段目のS10,S11の出力を入力としている。a0,a
1,a2は選択回路の制御入力で、a0は１段目の基本選択回
路S00〜S03の制御をし、a0が論理１の場合、基本選択回
路S00は入力01を出力10に、基本選択回路S01は入力03を
出力11に、基本選択回路S02は入力05を出力12に、基本
選択回路S03は入力07を出力13に各々伝達する。逆に制
御装入力a0が論理０の場合、入力00,02,04,06が各々出
力10,11,12,13に伝達される。同様に、制御入力a1＝論
理１の場合、基本選択回路S10,S11の入力11,13が出力2
0,21に伝達され、制御入力がa1＝論理０の場合、基本選
択回路S10,S11の入力10,12は出力20,21に伝達される。
制御入力a2＝論理１の場合、基本選択回路S20の入力21
が出力30に伝達され、制御入力a2＝論理０の場合、基本
選択回路S20の入力20は出力30に伝達される。
本選択回路である。基本選択回路S00〜S03は、１段目を
構成しており、基本選択回路S00は、入力信号00,01を選
択し、出力端子10により、基本選択回路S10の入力とし
ている。基本選択回路S01〜S03についても同様である。
基本選択回路S10,S11は２段目を構成しており、基本選
択回路S10は前段のS00,S01の出力を入力とし、基本選択
回路S11はS02,S03の出力を入力としている。基本選択回
路S20は２段目のS10,S11の出力を入力としている。a0,a
1,a2は選択回路の制御入力で、a0は１段目の基本選択回
路S00〜S03の制御をし、a0が論理１の場合、基本選択回
路S00は入力01を出力10に、基本選択回路S01は入力03を
出力11に、基本選択回路S02は入力05を出力12に、基本
選択回路S03は入力07を出力13に各々伝達する。逆に制
御装入力a0が論理０の場合、入力00,02,04,06が各々出
力10,11,12,13に伝達される。同様に、制御入力a1＝論
理１の場合、基本選択回路S10,S11の入力11,13が出力2
0,21に伝達され、制御入力がa1＝論理０の場合、基本選
択回路S10,S11の入力10,12は出力20,21に伝達される。
制御入力a2＝論理１の場合、基本選択回路S20の入力21
が出力30に伝達され、制御入力a2＝論理０の場合、基本
選択回路S20の入力20は出力30に伝達される。
上記従来の信号選択回路にあっては全ての入力信号がCM
OSで構成される基本選択回路S00乃至S20に印加されてい
たので、各基本選択回路の寄生容量に基づく消費電力が
大きくなるという問題点があった。
OSで構成される基本選択回路S00乃至S20に印加されてい
たので、各基本選択回路の寄生容量に基づく消費電力が
大きくなるという問題点があった。
すなわち、図３の構成の選択回路の消費電力は以下のよ
うになる。今、図２の基本選択回路のゲートS0,S1の入
力容量をC0ノード10,11の容量をC1、ノード２の容量C2
とする。CMOSの消費電力は、動作周波数を，電源電圧
をV,総容量をＣとするとCV2である。
うになる。今、図２の基本選択回路のゲートS0,S1の入
力容量をC0ノード10,11の容量をC1、ノード２の容量C2
とする。CMOSの消費電力は、動作周波数を，電源電圧
をV,総容量をＣとするとCV2である。
図２の基本選択回路において、入力00,01になる周波
数の入力が加わると、消費電力は、・（2C0＋2C1＋
C2）V2となる。図３の選択図回路において入力00〜07に
なる周波数の入力が加わるとすると前記基本選択回路
数分だけの、電力を消費するわけであるから、７・・
（2C0＋2C1＋C2）V2＝（14C0＋14C1＋7C0）V2とな
る。
数の入力が加わると、消費電力は、・（2C0＋2C1＋
C2）V2となる。図３の選択図回路において入力00〜07に
なる周波数の入力が加わるとすると前記基本選択回路
数分だけの、電力を消費するわけであるから、７・・
（2C0＋2C1＋C2）V2＝（14C0＋14C1＋7C0）V2とな
る。
本発明は、初段を構成する相補型電界効果トランジスタ
のソースにそれぞれゲート回路を接続し、該ゲート回路
を第２段以降に供給される選択信号に基き制御し、第２
段以降で選択されない入力信号を初段に印加させないこ
とにより寄生容量の減少と、該寄生容量の減少に基づく
消費電力の低下を図るようにしたことを要旨とする。
のソースにそれぞれゲート回路を接続し、該ゲート回路
を第２段以降に供給される選択信号に基き制御し、第２
段以降で選択されない入力信号を初段に印加させないこ
とにより寄生容量の減少と、該寄生容量の減少に基づく
消費電力の低下を図るようにしたことを要旨とする。
図１は本発明の一実施例を示す図である。
S00〜S03,S10,S11,S20は、第３図に示されている基本選
択回路であり、制御入力a0〜a2により制御される。図１
において、I0,I1,A0〜A3は各々インバータと２入力AND
であり、入力a1,a2をデコードし、出力a00,a01,a10,a11
のどれか１つの出力のみ論理１となるようなデコーダ回
路である。G0〜G7は、デコーダの出力a00〜a11により制
御される２入力ANDであり、非選択の入力信号が、基本
選択回路S00〜S03,S10〜S11,S20よりなる選択回路に入
られないように入力をクランプするゲートである。例え
ば、出力a0＝a1＝a2＝１の場合、デコーダの出力a11の
み論理１となるため、入力d6,d7のみ選択回路の入力06,
07に伝達され、それ以外のd0〜d5はAND回路G0〜G5によ
り、阻止されてしまうため、入力00〜05は論理０のまま
となる。また、制御入力a0＝a1＝a2が１のため、選択回
路は、入力07のみが07→13→21→30の経路で伝達され
る。AND回路G0〜G7の入力容量をC3とすると、消費電力
に関連する容量は、AND回路G0〜G7の入力容量、８×C3
と、基本選択回路S00〜S02は入力が０のため消費電力は
０となるので、基本選択回路S03の容量（2C0＋2C1＋
C2）と、基本選択回路S10の入力は０のため、消費電力
は０になり基本選択回路S11の12入力は入力０となるこ
とから２段目の容量、（C0＋C1＋C2）と、S20の入力20
は０のため、３段目の容量（C0＋C1＋C2）との合計にな
る。消費電力に関連する容量は、８×C3＋（2C0＋2C1＋
C2）＋（C0＋C1＋C2）＋（C0＋C1＋C2）＝8C3＋4C0＋4C
1＋3C2であり、消費電力は、（8C3＋4C0＋4C1＋3C2）
V2となる。従つて、従来回路図３の消費電力（14C0＋
14C1＋7C0）V2と比べると大幅に消費電力の削減をはか
ることができる。
択回路であり、制御入力a0〜a2により制御される。図１
において、I0,I1,A0〜A3は各々インバータと２入力AND
であり、入力a1,a2をデコードし、出力a00,a01,a10,a11
のどれか１つの出力のみ論理１となるようなデコーダ回
路である。G0〜G7は、デコーダの出力a00〜a11により制
御される２入力ANDであり、非選択の入力信号が、基本
選択回路S00〜S03,S10〜S11,S20よりなる選択回路に入
られないように入力をクランプするゲートである。例え
ば、出力a0＝a1＝a2＝１の場合、デコーダの出力a11の
み論理１となるため、入力d6,d7のみ選択回路の入力06,
07に伝達され、それ以外のd0〜d5はAND回路G0〜G5によ
り、阻止されてしまうため、入力00〜05は論理０のまま
となる。また、制御入力a0＝a1＝a2が１のため、選択回
路は、入力07のみが07→13→21→30の経路で伝達され
る。AND回路G0〜G7の入力容量をC3とすると、消費電力
に関連する容量は、AND回路G0〜G7の入力容量、８×C3
と、基本選択回路S00〜S02は入力が０のため消費電力は
０となるので、基本選択回路S03の容量（2C0＋2C1＋
C2）と、基本選択回路S10の入力は０のため、消費電力
は０になり基本選択回路S11の12入力は入力０となるこ
とから２段目の容量、（C0＋C1＋C2）と、S20の入力20
は０のため、３段目の容量（C0＋C1＋C2）との合計にな
る。消費電力に関連する容量は、８×C3＋（2C0＋2C1＋
C2）＋（C0＋C1＋C2）＋（C0＋C1＋C2）＝8C3＋4C0＋4C
1＋3C2であり、消費電力は、（8C3＋4C0＋4C1＋3C2）
V2となる。従つて、従来回路図３の消費電力（14C0＋
14C1＋7C0）V2と比べると大幅に消費電力の削減をはか
ることができる。
以上説明してきたように、本発明によれば、ゲート回路
により２段以降に接続される入力を初段に印加しないよ
うにしたので、寄生容量を低下させることができ消費電
力を減少させることができる。
により２段以降に接続される入力を初段に印加しないよ
うにしたので、寄生容量を低下させることができ消費電
力を減少させることができる。
第１図は本発明の一実施例を示す回路図、第２図は基本
選択回路の回路図、第３図は従来例の回路図である。 S00乃至S03……第１選択段、S10乃至S11……第２選択
段、S20……次段、I0,I1,A0乃至A3,G0乃至G7……ゲート
回路。
選択回路の回路図、第３図は従来例の回路図である。 S00乃至S03……第１選択段、S10乃至S11……第２選択
段、S20……次段、I0,I1,A0乃至A3,G0乃至G7……ゲート
回路。
Claims (1)
- 【請求項１】各々の一端を第１及び第２の入力端子にそ
れぞれ接続し各々の他端を出力端子に共通に接続した第
１及び第２のCMOSトランスファーゲートを有し選択信号
に応じて前記第１及び第２の入力端子への入力信号の一
方を前記出力端子に出力する基本選択回路を複数個有す
る選択段を複数段従属接続し、各選択段は、対応する前
記選択信号によって入力信号の半数を選択出力する信号
選択回路において、初段の選択段における前記第１及び
第２の入力端子のそれぞれにゲート回路の出力端子を接
続し該ゲート回路の入力端子に前記入力信号を入力する
と共に、第２段以降の選択段に対する前記選択信号に基
づいて前記第２段以降の選択段において排除されない前
記入力信号の通過を指示する制御信号を前記ゲート回路
に供給する制御回路をさらに備えることを特徴とする信
号選択回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246519A JPH0691445B2 (ja) | 1985-11-01 | 1985-11-01 | 信号選択回路 |
| CA000521899A CA1264843A (en) | 1985-11-01 | 1986-10-31 | Semiconductor integrated switching apparatus |
| US06/925,593 US4780716A (en) | 1985-11-01 | 1986-10-31 | Semiconductor integrated switching apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246519A JPH0691445B2 (ja) | 1985-11-01 | 1985-11-01 | 信号選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105524A JPS62105524A (ja) | 1987-05-16 |
| JPH0691445B2 true JPH0691445B2 (ja) | 1994-11-14 |
Family
ID=17149600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60246519A Expired - Lifetime JPH0691445B2 (ja) | 1985-11-01 | 1985-11-01 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691445B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007057832A2 (en) * | 2005-11-15 | 2007-05-24 | Nxp B.V. | Vector shuffle unit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165623A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓセレクタ回路 |
-
1985
- 1985-11-01 JP JP60246519A patent/JPH0691445B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62105524A (ja) | 1987-05-16 |
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