JPS59117826A - トライステ−ト回路 - Google Patents
トライステ−ト回路Info
- Publication number
- JPS59117826A JPS59117826A JP57226294A JP22629482A JPS59117826A JP S59117826 A JPS59117826 A JP S59117826A JP 57226294 A JP57226294 A JP 57226294A JP 22629482 A JP22629482 A JP 22629482A JP S59117826 A JPS59117826 A JP S59117826A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- tri
- input
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトライステート回路、特に、ＣＭＯ８を用いて
少ない素子数で構成できるトライステート回路に関する
ものである。
少ない素子数で構成できるトライステート回路に関する
ものである。
従来、低消費電流の半導体集積回路を実現するためにＣ
ＭＯ８素子を使用することが行なわれている。第１図は
このようなＣＭＯ８素子を用いたトライステート回路を
示している。このトライステート回路において、入力Ｉ
ＮはＮＡＮＤ回路１の１つの入力とＮＯＲ回路２０１つ
の入力に印加され、またゲート人力ＧはＮＡＮＤ回路１
の他方の入力に印加され、かつインバータ３を経てＮＯ
Ｒ回路２の他方の入力に印加される。そして、ＮＡＮＤ
回路１の出力とＮＯＲ回路２の出力はそれぞれＭＯ８Ｆ
ＥＴＭ’、□イ１．のゲートに印加され、ＭＯＳ Ｆ
Ｅ Ｔ Ｍ’、、 、 Ｍ’、、のＯＮ、ＯＦＦ状態に
応じて３つの状態をとる出力ＯＵＴが得られる。
ＭＯ８素子を使用することが行なわれている。第１図は
このようなＣＭＯ８素子を用いたトライステート回路を
示している。このトライステート回路において、入力Ｉ
ＮはＮＡＮＤ回路１の１つの入力とＮＯＲ回路２０１つ
の入力に印加され、またゲート人力ＧはＮＡＮＤ回路１
の他方の入力に印加され、かつインバータ３を経てＮＯ
Ｒ回路２の他方の入力に印加される。そして、ＮＡＮＤ
回路１の出力とＮＯＲ回路２の出力はそれぞれＭＯ８Ｆ
ＥＴＭ’、□イ１．のゲートに印加され、ＭＯＳ Ｆ
Ｅ Ｔ Ｍ’、、 、 Ｍ’、、のＯＮ、ＯＦＦ状態に
応じて３つの状態をとる出力ＯＵＴが得られる。
ところが、この従来のトライステート回路においては、
ＮＡＮＤ回路ｌ回路酸するためにＭ′、。
ＮＡＮＤ回路ｌ回路酸するためにＭ′、。
Ｍ’、、Ｍ’、、Ｍ′４の４ｍのＭｏ５ｐＥＴ、ＮＯＲ
回路２を構成するためにＭ’５ 、 Ｍ’６ 、
Ｍ’７ 、 Ｍ′８の４個のＭＯＳＦＥＴ、インバー
タ回路３のために２個のＭＯ８ＦＥＴＭ’、、Ｍ’、ｏ
、それに前記２個ノＭＯＳ Ｆ ＥＴＭ’ｌｌ ｊ Ｍ
’＋２ノ合ｔｔ１２個＋７）ＭＯ８素子が必要である。
回路２を構成するためにＭ’５ 、 Ｍ’６ 、
Ｍ’７ 、 Ｍ′８の４個のＭＯＳＦＥＴ、インバー
タ回路３のために２個のＭＯ８ＦＥＴＭ’、、Ｍ’、ｏ
、それに前記２個ノＭＯＳ Ｆ ＥＴＭ’ｌｌ ｊ Ｍ
’＋２ノ合ｔｔ１２個＋７）ＭＯ８素子が必要である。
その結果、回路が複雑となり、大きな面積が要求される
上に、コストも高くなるという問題があった。
上に、コストも高くなるという問題があった。
本発明の目的は、前記従来技術の問題点を解決し、少な
いＭＯ８素子数で構成できる簡単な構造を有するトライ
ステート回路を提供することにある。
いＭＯ８素子数で構成できる簡単な構造を有するトライ
ステート回路を提供することにある。
以下、本発明を図面に示す一実施例にしたがって詳細に
説明する。
説明する。
第２図は本発明によるトライステート回路の一実施例を
示す回路図である。
示す回路図である。
本実施例において、入力ＩＮはインバータ回路１０のＭ
Ｏ８ＦＥＴＭ、、Ｍ、のそれぞれのゲートに接続されて
いる。インバータ回路１ｏの出力はトランスファーゲー
ト１１を構成する一対のＭＯ３ＦＥＴＭ３ 、Ｍ４に印
加される。
Ｏ８ＦＥＴＭ、、Ｍ、のそれぞれのゲートに接続されて
いる。インバータ回路１ｏの出力はトランスファーゲー
ト１１を構成する一対のＭＯ３ＦＥＴＭ３ 、Ｍ４に印
加される。
一方、トランスファーゲート１１のＭＯ８ＦＥＴＭ、、
Ｍ、の各ゲートには、コントロール入力Ｇの非反転入力
と、インバータ回路１２のＭＯ８ＦＥＴＭ、、Ｍ、で反
転された出力とがそれぞれ印加されろ。また、コントロ
ール人力Ｇをインバータ回路１２で反転した出力は回路
１３の一方のＭＯ８ＦＥＴＭ、のゲートに印加され、コ
ントロール入力Ｇの非反転入力は回路１３の他方のＭＯ
８ＦＥＴＭ、のゲートに印加される。
Ｍ、の各ゲートには、コントロール入力Ｇの非反転入力
と、インバータ回路１２のＭＯ８ＦＥＴＭ、、Ｍ、で反
転された出力とがそれぞれ印加されろ。また、コントロ
ール人力Ｇをインバータ回路１２で反転した出力は回路
１３の一方のＭＯ８ＦＥＴＭ、のゲートに印加され、コ
ントロール入力Ｇの非反転入力は回路１３の他方のＭＯ
８ＦＥＴＭ、のゲートに印加される。
さらに、ＭＯ８ＦＥＴＭ、とＭ、の出力は出力回路１．
４のＭＯ８ＦＥＴＭ、のゲートに印加され、ＭＯ８ＦＥ
ＴＭ、とＭ８の出力は出力回路１４のＭＯ８ＦＥＴＩＯ
のゲートに印加される。出力回路１４の出力ＯＵＴはＭ
Ｏ８ＦＥＴＭ、、Ｍ、０等の導通状態に応じてハイレベ
ル出力またはロウレベル出力あるいはハイインピーダン
スの３つの状態のいずれかとなる。
４のＭＯ８ＦＥＴＭ、のゲートに印加され、ＭＯ８ＦＥ
ＴＭ、とＭ８の出力は出力回路１４のＭＯ８ＦＥＴＩＯ
のゲートに印加される。出力回路１４の出力ＯＵＴはＭ
Ｏ８ＦＥＴＭ、、Ｍ、０等の導通状態に応じてハイレベ
ル出力またはロウレベル出力あるいはハイインピーダン
スの３つの状態のいずれかとなる。
次に、本実施例の作用について説明する。
まず、コントロール人力Ｇが”Ｌ” すなわち′１”の
場合は、インバータ回路１２の出力は′Ｈ”すなわち′
０″ となり、このとき、Ｍ、、Ｍ、はＯＮ、Ｍ、、Ｍ
、はＯＦＦとなる。この場合、入力ＩＮはインバータ回
路１０により反転増幅され、トランスファー回路０を通
ってＭ、、Ｍ、ｏのゲートに印加され、出力回路１４に
より反転増幅され、ＯＵＴ出力として取出される。
場合は、インバータ回路１２の出力は′Ｈ”すなわち′
０″ となり、このとき、Ｍ、、Ｍ、はＯＮ、Ｍ、、Ｍ
、はＯＦＦとなる。この場合、入力ＩＮはインバータ回
路１０により反転増幅され、トランスファー回路０を通
ってＭ、、Ｍ、ｏのゲートに印加され、出力回路１４に
より反転増幅され、ＯＵＴ出力として取出される。
また、コントロール人力ＧをＨ”すなわちＯ”にした場
合、ＭＯ８ＦＥＴＭ３ 、Ｍ、がＯＦＦするので、入力
ＩＮはＭ、、Ｍ、ｏにトランスファーされない。このと
き、Ｍ、、Ｍ、がＯＮとなり、Ｍ、のゲートが°゛Ｌ″
、Ｍｌ。のゲートがＨ”となり、Ｍ、、Ｍ、。がカット
オフ状態となるので、出力ＯＵＴはハイインピーダンス
となる。
合、ＭＯ８ＦＥＴＭ３ 、Ｍ、がＯＦＦするので、入力
ＩＮはＭ、、Ｍ、ｏにトランスファーされない。このと
き、Ｍ、、Ｍ、がＯＮとなり、Ｍ、のゲートが°゛Ｌ″
、Ｍｌ。のゲートがＨ”となり、Ｍ、、Ｍ、。がカット
オフ状態となるので、出力ＯＵＴはハイインピーダンス
となる。
したがって、本実施例の回路はトライステート回路とし
て動作する。
て動作する。
本実施例においては、トライステート回路を構成するＭ
Ｏ８ＦＥＴ素子数が１０個で足り、従来のものよりも少
ない個数で済むので、回路構成が簡単で、面積も小さく
、コストも低減できる。
Ｏ８ＦＥＴ素子数が１０個で足り、従来のものよりも少
ない個数で済むので、回路構成が簡単で、面積も小さく
、コストも低減できる。
なお、本発明は前記実施例に限定されるものではなく、
他の様々な変形が可能である。
他の様々な変形が可能である。
以上説明したように、本発明によれば、ＭＯ８素子数が
少なくて済むので、回路が簡単となる上に、面積が小さ
くなり、コストの低減を図ることもできる。
少なくて済むので、回路が簡単となる上に、面積が小さ
くなり、コストの低減を図ることもできる。
第１図は従来のトライステート回路の一例を示す回路図
、 第２図は本発明によるトライステート回路の一実施例を
示す回路図である。 Ｊ 、 Ｍ２ ＋ Ｍ３ ｔ Ｍ４ ＋ Ｍ５
、 Ｍ６ １ ＭＩ ４Ｍ８ 、Ｍ、、Ｍ、ｏ・
ＭＯＳＦＥＴ、１０−・・インバータ回路、１１・・・
トランスファーゲート、１２・・・インバータ回路。 代理人 弁理士 薄 １）利 幸１１．）ラ一す 第 １ 図 し−一−−−−」 第 ２ 図 ７／Ｊ Ｌ−一 」 一１２゛ −
、 第２図は本発明によるトライステート回路の一実施例を
示す回路図である。 Ｊ 、 Ｍ２ ＋ Ｍ３ ｔ Ｍ４ ＋ Ｍ５
、 Ｍ６ １ ＭＩ ４Ｍ８ 、Ｍ、、Ｍ、ｏ・
ＭＯＳＦＥＴ、１０−・・インバータ回路、１１・・・
トランスファーゲート、１２・・・インバータ回路。 代理人 弁理士 薄 １）利 幸１１．）ラ一す 第 １ 図 し−一−−−−」 第 ２ 図 ７／Ｊ Ｌ−一 」 一１２゛ −
Claims (1)
- １、 ＣＭＯ８を用いたトライステート回路において
、入力信号が印加される一対の第１および第２のＭＯＳ
ＦＥＴよりなるトランスファーゲートと、このトランス
ファーゲートの各ＭＯ８ＦＥＴの出力がそれぞれのゲー
トに印加される一対の第３および第４のＭＯＳＦＥＴと
、コントロール入力がゲートに印加される一対の第５お
よび第６のＭＯＳＦＥＴとからなるトライステート回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226294A JPS59117826A (ja) | 1982-12-24 | 1982-12-24 | トライステ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226294A JPS59117826A (ja) | 1982-12-24 | 1982-12-24 | トライステ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117826A true JPS59117826A (ja) | 1984-07-07 |
Family
ID=16842950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226294A Pending JPS59117826A (ja) | 1982-12-24 | 1982-12-24 | トライステ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0214787A2 (en) * | 1985-08-26 | 1987-03-18 | Xerox Corporation | Bus driver circuit |
-
1982
- 1982-12-24 JP JP57226294A patent/JPS59117826A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0214787A2 (en) * | 1985-08-26 | 1987-03-18 | Xerox Corporation | Bus driver circuit |
| EP0214787A3 (en) * | 1985-08-26 | 1988-08-10 | Xerox Corporation | Bus driver circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59117826A (ja) | トライステ−ト回路 | |
| JPH0876976A (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JPH07202680A (ja) | 基本論理セル回路 | |
| JPS5834629A (ja) | 論理集積回路 | |
| JPS58209225A (ja) | ３ステ−ト出力回路 | |
| JPH01276915A (ja) | 論理回路 | |
| JPH0234018A (ja) | フリップフロップ回路 | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| JP2797355B2 (ja) | Ｄ形フリップフロップ回路 | |
| JPH02254814A (ja) | ３ステート出力バッファ回路 | |
| JP2823195B2 (ja) | デコーダ回路 | |
| JPH02113715A (ja) | Ｄ形フリップフロップ回路 | |
| JPH01135224A (ja) | ラッチ回路 | |
| JPH02254817A (ja) | 排他的論理和回路 | |
| JPH063471Y2 (ja) | マイクロコンピュ−タ | |
| JPS6072037U (ja) | シユミツト回路 | |
| JP2621166B2 (ja) | プログラマブルロジツクアレイ装置 | |
| JPH02205110A (ja) | フリップフロップ回路装置 | |
| JPH0349410A (ja) | セット優先セットリセット付ｃｍｏｓラッチ回路 | |
| JPS6281118A (ja) | 入出力回路 | |
| JPS61100024A (ja) | マスタスライス型半導体集積回路 | |
| JPS62290211A (ja) | 半導体集積回路 | |
| JPS63187914A (ja) | 出力回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH02119422A (ja) | トライステートインバータ |