JPH02223224A - 可変分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路等における可変分周回路に関
するものである。

（従来の技術） 従来、このような分野の技術としては、電子通信学会総
合全国大会講演論文集５７−４　（昭５６〉山王・加地
・吐多・関根著ｒＩＧＨ７直接帰還型２−モジュラスプ
リスケラＭＳＩＪ　Ｐ、３−２６４〜３−３６５に記載
されるものがあった。以下、その構成を図を用いて説明
する。

第２図は従来の可変分周回路の一構成例を示す構成図で
ある。

この可変分周回路は、縦続接続された３段の遅延型フリ
ップ７０ツフ責以下、Ｄ−ＦＦという）１．２．３を備
え、その最終段のＤ−ＦＦ３の出力端子Ｑ３から出力さ
れる帰還信号Ｓ３と動作モード信号ＭＣとが２人力のＡ
ＮＤゲート４に接続されている。Ｄ−ＦＦ１．２．３は
、クロック信号ＣＫの立上がりに同期して入力データを
取り込み、それに応じたデータを出力する機能を有し−
ている。ＡＮＤゲート４の出力Ｓ４と、Ｄ−ＦＦ２の出
力端子Ｑ２から出力される帰還信号Ｓ２とは、２人力の
ＮＯＲゲート５に接続され、そのＮＯＲゲート５の出力
Ｓ５が初段のＤ−ＦＦＩの入力端子Ｄ１に接続されてい
る。各Ｄ−Ｆｐｔ〜３のタロツク端子Ｃ１，Ｃ２，Ｃ３
は、クロック信号ＣＫに接続されている。

なお、第２図中のＱｌ、Ｑｌは初段のＤ−ＦＦ１の出力
端子、Ｃ２，ＤＢはＤ−ＦＦ２，３の入力端子、互２．
互３はＤ−ＦＦ２，３の出力端子、ＯＵＴは可変分周器
の出力信号である。

この可変分周回路は、Ｄ−ＦＦＩ、２及びＯＲゲー１−
５でリングカウンタが構成され、さらにＤ−ＦＦ３でシ
フトレジスタが構成され、次のような動作を行う。

第３図は第２図のタイミングチャートである。

動作モード信号ＭＣが低レベル（以下、“Ｌ＋＋という
）の場合、モードを切換えるスイッチの機能を有するＡ
ＮＤゲート４はオフ状態となり、その出力Ｓ４がＩｔ　
Ｌ　＋１になる。すると、ＯＲゲート５はＤ−ＦＦ２か
ら出力された帰還信号Ｓ２をそのまま出力Ｓ５の形でＤ
−ＦＦＩに帰還させるので、Ｄ−ＦＦ１および２のシフ
ト動作により、クロック信号ＣＫが１／４分周された出
力信号ＯＵＴが出力される。

動作モード信号ＭＣが高レベル（以下、“′Ｈ′′とい
う）に変化すると、ＡＮＤ乞−ト４はオン状態どなり、
そのＡＮＤゲート４を通して帰還信号Ｓ３が出力Ｓ４の
形でＯＲゲート５側へ与えられる。出力Ｓ４はＯＲゲー
ト５を通して出力Ｓ５の形でＤ−ＦＦ１．の入力端子Ｄ
１に供給される。その結果、Ｄ−ＦＦＩを介してＤ−Ｆ
Ｆ２から出力される帰還信号Ｓ２がＤ−ＦＦ３でシフト
され、クロ・ツク信号ＣＫが１１５分周された出力信号
ＯＵＴが出力されることになる。

（発明が解決しようとする課題） しかしながら、上記構成の可変分周回路では、その回路
の最大動作周波数がＤ−ＦＦＩ、２，３、ＡＮＤゲート
４及びＯＲゲー１〜らの遅延時間の総和で制限され、特
に帰還信号Ｓ３の人力するＡＮＤゲート４及びＯＲゲー
ト５の遅延時間が回路全体に占める比率が大きく、高速
化を阻害する要因になっていた。

そこで、従来、この問題を解決するために、ＡＮＤゲー
ト４を除去してＤ−ＦＦ３にＡＮＤゲート機能を付加し
、これをクリアすることにより、モード切換え（分周比
の切換え）を行う技術も提案されている。ところが、帰
還信号Ｓ２とＳ３の論理和をとるＯＲゲート５を必要と
するため、そのＯＲゲート５による遅延時間のために動
作速度の向上が十分図れないばかりか、回路形成面積の
増大や消費電力の増大という問題が依然解決されておら
ず、未だ技術的に十分満足できるものが得られなかった
。

本発明は前記従来技術が持っていた課題として、動作速
度の低下、回路形成面積の増大、及び消費電力の増大の
点について解決した可変分集回路を提供するものである
。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、リンクカウ
ンタとその出力（則に接続されたシフトレジスタとを備
えた可変分周回路において、前記リングカウンタは、帰
還信号によりセットまたはりセラｌ〜される第１のＦＦ
回路で構成し、前記シフ１へレジスタは、動作モード信
号により所定状態に設定され前記第１のＦＦ回路の出力
を入力して所定のタイミングで前記帰還信号を出力する
第２０Ｆ　Ｆ回路で構成したものである。

第２の発明は、第１の発明において、前記第１゜のＦＦ
回路は、前記帰還信号によりセラｌ−またはリセットさ
れ、クロック信号に同期して出力する第１および第２の
出力信号のうち第２の出力信号を収り込むＤ−ＦＦ″′
Ｃ′構成し、前記第２のＦＦ回路は、前記動作モード信
号によりセットまたはリセットされ、前記クロック信号
に同期して前記第１の出力信号を取り込んで前記帰還信
号を出力するＤ−ＦＦ″′Ｃ′構成したものである。

第３の発明は、第１の発明において、前記第１のＤ−Ｆ
Ｆ回路は、クロック信号に同期して第２の出力信号を収
り込み第１の出力信号を出力するマスタ側ＦＦと、逆相
クロック信号に同期して前記第１の出力信号を収り込み
前記第２の出力信号を出力するスレーブ側ＦＦとを備え
、前記帰還信号によりセットまたはリセットされるマス
タ・スレーブ型ＦＦ回路で構成する。さらに、前記第２
のＦＦ回路は、前記クロック信号に同期して前記第２の
出力信号を取り込み第３の出力信号を出力するマスタ側
ＦＦと、前記逆相クロック信号に同期して前記第３の出
力信号を収り込み前記帰還信号を出力するスレーブ側Ｆ
Ｆとを備え、前記動作モード信号によりセラ［・または
リセットされるマスタ・スレーブ型ＦＦ回路で構成した
ものである。

第４の発明は、第１．２．３または４の発明において、
前記リングカウンタは、前記第１のＦＦ回路を複数段用
いて構成し、前記シフトレジスタは、前記第２のＦＦ回
路を複数段用いて構成したものである。

（作用） 第１の発明によれば、以トのように可変分周回路を構成
したので、第１のＦＦ回路は、帰還信号が入力されてい
ない時には遅延時間の少ない通常の分周動作を行い、動
作モード信号によって第２のＦＦ回路から帰還信号が直
接供給されると、直ちにセットまたはリセットされる。

この第１のＦＦ回路の迅速なセットまたはリセット動作
と、遅延時間の少ない第２のＦＦ回路のシフＩ・動作と
により、分周比が変わる。

第２の発明のＤ−ＦＦは、第１．第２のＦＦ回路の回路
構成を簡単化させる働きがある。第３の発明のマスタ・
スレーブ型ＦＦ回路は、第１．第２のＦＦ回路の動作を
安定化させると共に、高速化させる。また、第４の発明
の第１．第２のＦＦ回路は、その段数に応じて分周比を
変える働きがある。

従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示す可変分周回路の構
成図である。

この可変分周回路は、リングカウンタ１０と、その出力
側に接続されたジットレジスタ２０とで構成されている
。リングカウンタ１０は、入力端子Ｄｌｌ、クロック端
子Ｃ１ｌ、セット端子Ｓ１１、第１の出力信号Ｓｌ　ｌ
ａ用の正相出力端子Ｑ１１、及び第２の出力信号５ｌｌ
ｂ用の逆相出力端子互１１を有するＤ−ＦＦＩＩで構成
され、その入力端子Ｄｌｌが出力端子互１１に帰還接続
され、さらにクロック端子Ｃ１ｌがクロック信号ＣＫに
、出力端子Ｑｌｌが逆相の出力信号Ｏｕｒに、それぞれ
接続されている。

シフトレジスタ２０は、入力端子Ｄ２１、クロック端子
Ｃ２１、セット端子Ｓ２１、正相出力端子Ｑ２１、及び
帰還信号ＦＢ用の逆相出力端子回２１を有するＤ−ＦＦ
２１で構成され、その入力端子２１が出力端子Ｑｌｌに
、クロック端子Ｃ２１がクロック信号ＣＫに、セット端
子８２１が分周比切換え用の動作モード信号ＭＣに、さ
らに出力端子互１１がセット端子８１１にそれぞれ接続
されている。

第４図は第１図のタイミングチャートであり、この図を
参照しつつ第１図の動作を説明する。

時刻ＴＯ前の動作モード信号ＭＣがＨ′°の場合、Ｄ−
ＦＦ２１はセットされ、その出力端子互２１上の帰還信
号ＦＢが１１　Ｌ　ＩＩとなる。すると、Ｄ−ＦＦＩＩ
は、時刻ｔ１のクロック信号ＣＫの立下がり時に、入力
端子Ｄｌｌ上のＩＩ　ＨＤの信号５ｌｌｂを取り込み、
その逆相信号ＩＩ　Ｌ　ＩＩを出力端子Ｑｌｌから信号
８１１ａの形で出力する。時刻ｔ２のクロック信号ＣＫ
の立下がり時には、信号５ｌｌｂが１１１．゛となるの
で、Ｄ−ＦＦＩＩはその信号５ｌｌｂの逆相信号“Ｈｌ
ｌを出力端子Ｑ１１から信号Ｓｌ　ｌａの形で出力する
。そのため、Ｄ−ＦＦＩＩはクロック信号ＣＫを１／２
分周した出力信号Ｃてコ“を、出力端子Ｑｌｌから出力
することになる。

時刻ｔ３経過後の時刻ＴＯになると、動作モード信号Ｍ
Ｃが“′Ｌパとなり、Ｄ−ＦＦ２１はシフトレジスタ動
作を始める。時刻ｔ３〜ｔ４で出力信号Ｓｌ　ｌａがｌ
ｌｔ、゛であるから、時刻ｔ４〜ｔ５で出力端子Ｑ２１
はＩＩ　Ｌ　ＩＩ、帰還信号ＦＢは′“Ｈｌｌとなり、
Ｄ−ＦＦＩＩがセットされる。すると、出力信号８１１
ａがＩ　ＨＩＩ、出力信号８１１ｂがＩＩ　Ｌ　ＩＩと
なる。時刻ｔ５〜ｔ６で帰還信号ＦＢがＩＩ　Ｌ　ＩＩ
となるが、Ｄ−ＦＦＩＩの出力レベルは、時刻ｔ　４〜
ｔ５のセット時のレベルが保持されているため、出力信
号５ｌｌａが“Ｈｏｏ、出力信号５ｌｌｂが゛Ｌパのま
ま保持される。時刻ｔ６〜ｔ７においてＤ−ＦＦＩＩは
、時刻ｔ５〜ｔ６でセットが解除されており、出力信号
５ｌｌｂがＬ　１１であるから、出力信号５ｌｌａが′
“Ｌ°゛、出力信号５ｌｌｂがＩＩ　ＨＩＩとなり、ク
ロック信号ＣＫが１／３分周された出力信号ＯＵＴが出
力端子Ｑｌｌから出力される。このように、動作モード
信号ＭＣのレベルにより、１／２．１／３分周が行われ
る。

本実施例では、次のような利点を有している。

（ａ）　　セット機能をもつＤ−ＦＦＩＩ、２１でリン
グカウンタ１０及びシフトレジスタ２０を構成し、帰還
信号ＦＢを他の論理ゲートを介さずに直接、分周機能を
もつＤ−ＦＦＩＩのセット端子Ｓｌｌに入力するように
したため、信号の帰還する遅延を小さくでき、可変分周
回路を高速化できる。

（ｂ）　　Ｄ−ＦＦＩＩ、２１のみで構成したので、回
路構成が簡単になり、その上、帰還信号ＦＢ経路上に他
の論理ゲートがないため、集積回路化した場合に、回路
形成面積を削減できると共に消費電力を低減できる。

第５図は、本発明の第２の実施例を示す可変分周回路の
構成図である。

第１図では、１段のリングカウンタ１０と１段のシフト
レジスタ２０とで可変分周回路を構成したが、この実施
例では、ｍ段（つまりｍビット）のリングカウンタ１０
ｍとｎ段（つまりｎビット）のシフトレジスタ２Ｏｎと
で可変分周回路を構成している。

即ち、リングカウンタ１０ｍは、ｍ個のＤ−ＦＦｌ　１
−１〜１１−ｍが縦続接続されている。Ｄ−ＦＦ　１１
−１〜ｌ　１−ｍのうち、初段のＤ−ＦＦ１１−１のみ
がリセッ１〜端子Ｓを有し、そのＤ−ＦＦＩＩ−１の入
力端子りが最終段のＤ−ＦＦ１１−ｍの逆相出力端子互
に接続されている。また、Ｄ−ＦＦ　１１−１〜ｌ　１
−ｍのクロック端子Ｃはクロック信号ＣＫに接続され、
最終段のＤ−ＦＦＩＩ−ｍの正相出力端子Ｑが出力信号
ＯＵＴに接続されている。シフトレジスタ２Ｏｎは、ｎ
個のＤ−ＦＦ２１−１〜２１−ｎが縦続接続されている
。Ｄ−ＦＦ２１−１〜２１−ｎは、りＬ？ツタ信信号Ｃ
用用クロック端子Ｃ１及び動作モード信号ＭＣ印加用の
セット端子Ｓを有し、最終段のＤ−ＦＦ２１−ｎの逆相
出力端子互がＤ−ＦＦ１１−１のセット端子Ｓに接続さ
れている。

このような構成では、動作モード信号１１／ＩＣのレベ
ルにより、１／（２ｍ＞　、１／（２ｍ＋ｎ）分周の切
換えが可能となり、所望の分周比が簡単、かつ的確に得
られる。

第６図は、本発明の第３の実施例を示す可変分周回路の
構成図である。

この可変分周回路は、リングカウンタ３０と、その出力
側ノードＮ２．Ｎ２に接続されたシフトレジスタ４０と
で構成されている。

リングカウンタ３０は、セット機能をもつ１段のマスタ
・スレーブ型ＦＦ回路で構成され、そのマスタ、スレー
ブ型ＦＦ回路が、マスタ側ＦＦ３０ａと、その出力側ノ
ードＮｌ、Ｎｌに接続されたスレーブ側ＦＦ３０ｂとで
構成されている。同様に、シフトレジスタ４０も、セッ
ト機能をもつ１段のマスタ・スレーブ型ＦＦ回路で構成
され、そのマスタ・スレーブ型ＦＦ回路が、マスタ側Ｆ
Ｆ４０ａと、その出力１則ノードＮ３．Ｎ３に接続され
たスレーブ側ＦＦ４０ｂとで構成されている。

リングカウンタ３０において、マスタ１則ＦＦ３０ａ及
びスレーブ側ＦＦ３０ｂは、電界効果トランジスタ（以
下、ＦＥＴという）からなるトランスファゲート３１−
１〜３１−８３インバータ３２ａ、３２ｂがたすき接続
されてなるラッチ回路３２、インバータ３３ａ、３３ｂ
がたすき接続されてなるラッチ回８３３、及び出力バッ
ファ用のインバータ３４−１〜３４−４を備えている。

トランスファゲート３１−１〜３１−８のうち、トラン
スファゲート３１−１〜３１−４は、クロック信号ＣＫ
、逆相クロック信号ＧＫによりオン。

オフ動作して信号を転送する機能を有している。

トランスファゲート３１−５〜３１−８は、シフトレジ
スタ４０におけるスレーブ側ＦＦ４０ｂの逆相出力側ノ
ードＮ４の信号（つまり帰還信号）によりオン、オフ動
作し、所定ノードを゛Ｈ′°レベルの定電位ｖｈ及び゛
Ｌ′°レベルの定電位■ρに設定してＦＦ３０ａ、３０
ｂをセットする機能を有している。

そして、逆相出力側ノードＮ２に接続されたトランスフ
ァゲート３１−１は、ラッチ回路３２、インバータ３４
−１及びトランスファゲート３１−５に接続され、また
出力側ノードＮ２に接続されたトランスファゲート３１
−２は、ラッチ回路３２、インバータ３４−２及びトラ
ンスファゲート３１−６に接続されている。インバータ
３４−１の出力１則ノードＮ１は、トランスファゲート
３１−３を介して、ラッチ回路３３、インバータ３４−
３、トランスファゲート３１−７に接続されている。ま
た、インバータ３４−２の出力側ノードＸ１は、トラン
スファゲート３１−４を介して、ラッチ回路３３、イン
バータ３４−４及びトランスファゲート３１−８に接続
されている。

シフトレジスタ４０において、マスタ側ＦＦ４０ａ及び
スレーブ側ＦＦ４０ｂは、リングカウンタ３０側と同様
に、信号転送用のトランスファゲート４１−１〜４１−
４、セット用のトランスファゲート４１−５〜４１−８
、インバータ４２ａ。

４２ｂからなるラッチ回路４２、インバータ４３ａ、４
３ｂからなるラッチ回路４３、出力バッファ用のインバ
ータ４４−１〜４４−４で構成されている。

第７図は第６図のタイムチャートであり、この図を参照
しつつ第７図の動作を説明する。

時刻ｔ１〜ｔ５（Ｔｌ）において、動作モード信号ＭＣ
がＩＩ　ＨＩＩであり、ノードに４は“Ｌ”である。こ
の時、トランスファゲート３１−５〜３１−８がオフ状
態となり、可変分周回路はリングカウンタ３０により１
／２分周を行う。

時刻ｔ５（Ｔｌ）で動作モード信号ＭＣが′″Ｌ”にな
ると、リングカウンタ３０の出力１則ノードＮ２、Ｎ２
の信号はシフトレジスタ４０に伝わる。

時刻ｔ７のタイミングで出力側ノードＸ４が“Ｈ”とな
り、トランスファゲート３１−５〜３１−８がオンする
と、リングカウンタ３０にセットがかかる。このため、
時刻ｔ７〜ｔ９でノードＮ１がＬ′′、ノードＮ１が“
Ｈパ、ノードＮ２が“Ｈ′”、ノードＮ２がＩＩ　Ｌ　
Ｔｌとなる。時刻ｔ９のタイミングでノードＮ４がＩＩ
　Ｌ　ＩＩとなると、トランスファゲート３１−５〜３
１−８はオフ状態となり、セット状態か解除される。し
かし、ノードＮｌ、Ｎｌは、時刻ｔ９〜ｔｌｏまではク
ロック信号ＣＫがＩＩ　Ｌ　ＩＩであるため、論理レベ
ルはノードＮ１が“Ｌ′°、ノードに１がＩＩ　Ｈ１１
のままである。このため、時刻ｔ６〜ｔｌＯまでタロツ
ク信号ＣＫの２周期の間、ノードＮ１はＩＩ　Ｌ　１１
、ノードＸ１はＩＩ　ＨＩＩとなり、時刻ｔ７〜ｔｌｌ
まで、ノードＮ２はｉｔ　Ｈ＋＋、ノードＸ２はｌｉｔ
、°となり、１／３分周が行われる。

この第３の実施例では、動作モード信号ＭＣのＲＨ＋＋
で１／′２分周、ＭＣの“Ｌ′”で１／３分周の動作を
行い、第１の実施例とほぼ同様の効果を奏する。さらに
、この可変分周回路では、リングカウンタ３０及び゛シ
フトレジスタ４０がマスタ・スレーブ型ＦＦ回路で構成
されているので、出力から入力への帰還による発振を防
止でき、動作が正確、かつ安定しているばかりか、ＤＣ
ＦＬ（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　ＦＥＴ　ｌ−ｏ
ｇｉｃ）構造等にすることにより、動作速度の向上が図
れる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（１）　第１図及び第５図では、リングカウンタ１０及
びシフ１へレジスタ２０をＤ−ＦＦ１１．１１−１〜１
１−ｍ、２１．２１−１〜２１−ｎで構成したが、マス
タ・スレーブ型ＦＦ回路以外の他のＦＦ回路で構成して
もよい。

（２）　第１図、第５図及び第６図では、セット機能付
きのＦＦ回路を用いたが、リセット機能付きのＦＦ回路
を用いて結線状態等を変えることにより、上記実施例と
ほぼ同様の作用、効果が得られる。

（３）　第６図では、１段のリングカウンタ３０と１段
のシフトレジスタ４０で可変分周回路を構成したが、こ
れをｍ段のリングカウンタとｎ段のシフトレジスタで構
成すれば、１／（２ｍ）　、１／（２ｍ＋ｎ）分周の切
換えが可能な可変分周回路となる。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、セッ
トまたはリセット機能をもつ第１のＦＦ回路を用い、第
２のＦＦ＠路から出力される帰還信号を他の論理ゲート
を介さずに直接、第１のＦＦ回路にセット信号またはリ
セット信号として入力するようにしたため、信号の帰還
する遅延を小さくでき、動作速度を高速化できる。その
上、前記他の論理ゲートを必要としないので、集積回路
化における回路形成面積を削除で・きると共に、消費電
力を低減できる。

第２の発明では、第１．第２のＦＦ回路をＤ−ＦＦ″′
Ｃ−構成したので、クロック信号数が少なく、回路構成
も簡単であるという効果がある。

第３の発明では、第１．第２のＦＦ回路をマスタ・スレ
ーブ型ＦＦ回路で構成したので、動作が正確、かつ安定
しており、その上、動作速度もより向上できる。

第４の発明では、複数段の第１．第２のＦＦ回路で構成
したので、゛所望の分周比が簡易、的確に得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す可変分周回路の構
成図、第２図は従来の可変分周回路の構成図、第３図は
第２図のタイミングチャート、第４図は第１図のタイミ
ングチャート、第５図及び第６図は本発明の第２．第３
の実施例を示す可変分周回路の構成図、第７図は第６図
のタイミングチャートである。 １０．１０ｍ、３０・・・・・・リングカウンタ、１１
゜１１−１〜１１−ｍ、２１．２１−１〜２１−ｎ・・
・・・Ｄ−ＦＦ、２０．２０ｎ、４０・・・・・・シフ
トレジスタ、３０ａ、４０ａ・・・・・・マスタ側ＦＦ
、３０ｂ、４０ｂ・・・・・・スレーブ側ＦＦ、ＣＫ・
・・・・・クロック信号、■・・・・・・逆相クロック
信号、ＦＢ・・・・・・帰還信号、ＭＣ・・・・・・動
作モード信号。

Claims (1)

1. 【特許請求の範囲】 １、リングカウンタとその出力側に接続されたシフトレ
   ジスタとを備えた可変分周回路において、前記リングカ
   ウンタは、帰還信号によりセットまたはリセットされる
   第１のフリップフロップ回路で構成し、 前記シフトレジスタは、動作モード信号により所定状態
   に設定され前記第１のフリップフロップ回路の出力を入
   力して所定のタイミングで前記帰還信号を出力する第２
   のフリップフロップ回路で構成したことを特徴とする可
   変分周回路。 ２、請求項１記載の可変分周回路において、前記第１の
   フリップフロップ回路は、 前記帰還信号によりセットまたはリセットされ、クロッ
   ク信号に同期して出力する第１および第２の出力信号の
   うち第２の出力信号を取り込む遅延型フリップフロップ
   で構成し、 前記第２のフリップフロップ回路は、 前記動作モード信号によりセットまたはリセットされ、
   前記クロック信号に同期して前記第１の出力信号を取り
   込んで前記帰還信号を出力する遅延型フリップフロップ
   で構成した可変分周回路。 ３、請求項１記載の可変分周回路において、前記第１の
   フリップフロップ回路は、 クロック信号に同期して第２の出力信号を取り込み第１
   の出力信号を出力するマスタ型フリップフロップと、逆
   相クロック信号に同期して前記第１の出力信号を取り込
   み前記第２の出力信号を出力するスレーブ側フリップフ
   ロップとを備え、前記帰還信号によりセットまたはリセ
   ットされるマスタ・スレーブ型フリップフロップ回路で
   構成し、前記第２のフリップフロップ回路は、 前記クロック信号に同期して前記第２の出力信号を取り
   込み第３の出力信号を出力するマスタ側フリップフロッ
   プと、前記逆相クロック信号に同期して前記第３の出力
   信号を取り込み前記帰還信号を出力するスレーブ側フリ
   ップフロップとを備え、前記動作モード信号によりセッ
   トまたはリセットされるマスタ・スレーブ型フリップフ
   ロップ回路で構成した可変分周回路。 ４、請求項１、２、３または４記載の可変分周回路にお
   いて、前記リングカウンタは、前記第１のフリップフロ
   ップ回路を複数段用いて構成し、前記シフトレジスタは
   、前記第２のフリップフロップ回路を複数段用いて構成
   した可変分周回路。