JPH06152346A - 両相信号発生回路 - Google Patents
両相信号発生回路Info
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- JPH06152346A JPH06152346A JP4293345A JP29334592A JPH06152346A JP H06152346 A JPH06152346 A JP H06152346A JP 4293345 A JP4293345 A JP 4293345A JP 29334592 A JP29334592 A JP 29334592A JP H06152346 A JPH06152346 A JP H06152346A
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Abstract
(57)【要約】 （修正有）
【目的】 正相信号と逆相信号が共に“Ｈ”レベルまた
は“Ｌ”レベルになることを防止する。 【構成】 インバータ５１，５２及びＮＡＮＤ回路の信
号伝達遅延時間をΤ1 ，Τ2 及びΤ3 とする。入力信号
Ｓi １１が“Ｈ”レベルのとき、それがインバータ６
１，６２で逐次反転され、Τ1 ＋Τ2 遅れた“Ｈ”の正
相信号Ｓo １１となる。逆相信号Ｓo １２は、ＮＡＮＤ
回路６１によってΤ1 ＋Τ2 ＋Τ3 遅れて“Ｌ”とな
る。入力信号Ｓi １１が“Ｌ”になると、逆相信号Ｓi
１２がΤ3 遅れて“Ｈ”となった後、正相信号Ｓo １１
が遅延時間Τ1 ＋Τ2 −Τ3 遅れて“Ｌ”となる。
は“Ｌ”レベルになることを防止する。 【構成】 インバータ５１，５２及びＮＡＮＤ回路の信
号伝達遅延時間をΤ1 ，Τ2 及びΤ3 とする。入力信号
Ｓi １１が“Ｈ”レベルのとき、それがインバータ６
１，６２で逐次反転され、Τ1 ＋Τ2 遅れた“Ｈ”の正
相信号Ｓo １１となる。逆相信号Ｓo １２は、ＮＡＮＤ
回路６１によってΤ1 ＋Τ2 ＋Τ3 遅れて“Ｌ”とな
る。入力信号Ｓi １１が“Ｌ”になると、逆相信号Ｓi
１２がΤ3 遅れて“Ｈ”となった後、正相信号Ｓo １１
が遅延時間Τ1 ＋Τ2 −Τ3 遅れて“Ｌ”となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等にお
いて、フリップフロップ回路（以下、ＦＦという）のク
ロック信号等に用いられる正相信号及び逆相信号からな
る両相信号を発生する両相信号発生回路に関するもので
ある。
いて、フリップフロップ回路（以下、ＦＦという）のク
ロック信号等に用いられる正相信号及び逆相信号からな
る両相信号を発生する両相信号発生回路に関するもので
ある。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；アイイイ トランスアクションズ オン マイク
ロウェーブ セオリーアンド テクニクス（IEEE TRANS
ACTIONS ON MICROWAVE THEORY ANDTECHNIQVES）３６
［１２］（１９８８−１２）IEEE（米）M.TAHASI,H.IT
O,K.VEDA and R.YAMAMOTO“ア ９．５ＧＨｚ コマー
シャリー アベイラブル １／４ ＧａＡｓ ダイナミ
ック プリスケーラ A 9.5GHzCommercially Available
1/4 GaAs Dynamic Prscaler ）”Ｐ．１９１３−１９
１４図２は、前記文献に記載された従来の両相信号発生
回路の一構成例を示す構成図である。この両相信号発生
回路は、例えば９．５ＧＨｚ程度のダイナミック型プリ
スケーラに用いられており、入力信号Ｓi １を入力する
入力端子１と、正相信号Ｓo１を出力する第１の出力端
子２と、逆相信号Ｓo ２を出力する第２の出力端子３と
を、有している。入力端子１には、第１の出力端子２が
接続されると共に、信号反転用のインバータ４を介して
第２の出力端子３が接続されている。インバータ４は、
例えばＧａＡｓを用いた電界効果トランジスタ（以下、
ＦＥＴという）で構成されている。
例えば次のような文献に記載されるものがあった。 文献；アイイイ トランスアクションズ オン マイク
ロウェーブ セオリーアンド テクニクス（IEEE TRANS
ACTIONS ON MICROWAVE THEORY ANDTECHNIQVES）３６
［１２］（１９８８−１２）IEEE（米）M.TAHASI,H.IT
O,K.VEDA and R.YAMAMOTO“ア ９．５ＧＨｚ コマー
シャリー アベイラブル １／４ ＧａＡｓ ダイナミ
ック プリスケーラ A 9.5GHzCommercially Available
1/4 GaAs Dynamic Prscaler ）”Ｐ．１９１３−１９
１４図２は、前記文献に記載された従来の両相信号発生
回路の一構成例を示す構成図である。この両相信号発生
回路は、例えば９．５ＧＨｚ程度のダイナミック型プリ
スケーラに用いられており、入力信号Ｓi １を入力する
入力端子１と、正相信号Ｓo１を出力する第１の出力端
子２と、逆相信号Ｓo ２を出力する第２の出力端子３と
を、有している。入力端子１には、第１の出力端子２が
接続されると共に、信号反転用のインバータ４を介して
第２の出力端子３が接続されている。インバータ４は、
例えばＧａＡｓを用いた電界効果トランジスタ（以下、
ＦＥＴという）で構成されている。
【０００３】図３は、図２に示す両相信号発生回路のタ
イミングチャートであり、この図を参照しつつ、図２の
動作を説明する。入力端子１に入力される入力信号Ｓi
１が“Ｌ”レベルの場合、それがそのまま“Ｌ”レベル
の正相信号Ｓo １として出力端子２から出力される。さ
らに、入力信号Ｓi １は、インバータ４で反転され、
“Ｈ”レベルの逆相信号Ｓo ２が出力端子３から出力さ
れる。また、入力信号Ｓi １が“Ｈ”レベルの場合、そ
れがそのまま“Ｈ”レベルの正相信号Ｓo １として出力
端子２から出力されると共に、インバータ４で反転され
て“Ｌ”レベルの逆相信号Ｓo ２が出力端子３から出力
される。以上のように、図２の両相信号発生回路では、
単相の入力信号Ｓi １を入力することにより、正相信号
Ｓo １及び逆相信号Ｓo ２からなる両相信号が得られ
る。このような両相信号の通用回路例を図４に示す。
イミングチャートであり、この図を参照しつつ、図２の
動作を説明する。入力端子１に入力される入力信号Ｓi
１が“Ｌ”レベルの場合、それがそのまま“Ｌ”レベル
の正相信号Ｓo １として出力端子２から出力される。さ
らに、入力信号Ｓi １は、インバータ４で反転され、
“Ｈ”レベルの逆相信号Ｓo ２が出力端子３から出力さ
れる。また、入力信号Ｓi １が“Ｈ”レベルの場合、そ
れがそのまま“Ｈ”レベルの正相信号Ｓo １として出力
端子２から出力されると共に、インバータ４で反転され
て“Ｌ”レベルの逆相信号Ｓo ２が出力端子３から出力
される。以上のように、図２の両相信号発生回路では、
単相の入力信号Ｓi １を入力することにより、正相信号
Ｓo １及び逆相信号Ｓo ２からなる両相信号が得られ
る。このような両相信号の通用回路例を図４に示す。
【０００４】図４は、従来のマスタスレーブ型ＦＦの回
路図である。このマスタスレーブ型ＦＦは、入力信号Ｉ
Ｎを入力する入力端子１１と、出力信号ＯＵＴを出力す
る出力端子１２とを有し、これらの間には、同一構成の
マスタＦＦ２０とマスタＦＦ３０が縦続されている。マ
スタＦＦ２０は、入力端子１１と接続点Ｎ１との間に接
続された転送用ＦＥＴ２１を有し、その接続点Ｎ１が信
号反転用のインバータ２２を介して接続点Ｎ２に接続さ
れている。接続点Ｎ２は、直列接続された信号反転用イ
ンバータ２３及び転送用ＦＥＴ２４を介して、接続点Ｎ
１に接続されている。スレーブＦＦ３０は、接続点Ｎ２
と接続点Ｎ３との間に接続された転送用ＦＥＴ３１を有
し、その接続点Ｎ３が信号反転用のインバータ３２を介
して接続点Ｎ４に接続されている。接続点Ｎ４は、直列
接続されたインバータ３３及びＦＥＴ３４を介して接続
点Ｎ３に接続されている。ＦＥＴ２１及び３４は、
“Ｈ”レベルの正相信号Ｓo １によってオン状態とな
り、“Ｌ”レベルの正相信号Ｓo １によってオフ状態に
なるトランジスタである。同様に、ＦＥＴ２４及び３１
は、“Ｈ”レベルの逆相信号Ｓo ２によってオン状態と
なり、“Ｌ”レベルの逆相信号Ｓo ２によってオフ状態
になるトランジスタである。
路図である。このマスタスレーブ型ＦＦは、入力信号Ｉ
Ｎを入力する入力端子１１と、出力信号ＯＵＴを出力す
る出力端子１２とを有し、これらの間には、同一構成の
マスタＦＦ２０とマスタＦＦ３０が縦続されている。マ
スタＦＦ２０は、入力端子１１と接続点Ｎ１との間に接
続された転送用ＦＥＴ２１を有し、その接続点Ｎ１が信
号反転用のインバータ２２を介して接続点Ｎ２に接続さ
れている。接続点Ｎ２は、直列接続された信号反転用イ
ンバータ２３及び転送用ＦＥＴ２４を介して、接続点Ｎ
１に接続されている。スレーブＦＦ３０は、接続点Ｎ２
と接続点Ｎ３との間に接続された転送用ＦＥＴ３１を有
し、その接続点Ｎ３が信号反転用のインバータ３２を介
して接続点Ｎ４に接続されている。接続点Ｎ４は、直列
接続されたインバータ３３及びＦＥＴ３４を介して接続
点Ｎ３に接続されている。ＦＥＴ２１及び３４は、
“Ｈ”レベルの正相信号Ｓo １によってオン状態とな
り、“Ｌ”レベルの正相信号Ｓo １によってオフ状態に
なるトランジスタである。同様に、ＦＥＴ２４及び３１
は、“Ｈ”レベルの逆相信号Ｓo ２によってオン状態と
なり、“Ｌ”レベルの逆相信号Ｓo ２によってオフ状態
になるトランジスタである。
【０００５】次に、図４のマスタスレーブ型ＦＦの動作
を説明する。正相信号Ｓo １が“Ｈ”レベルで逆相信号
Ｓo ２が“Ｌ”レベルの場合、入力信号ＩＮが入力端子
１１から入力されると、該入力信号ＩＮがオン状態のＦ
ＥＴ２１を介して接続点Ｎ１を通り、インバータ２２で
反転された後、接続点Ｎ２へ送られる。正相信号Ｓo １
が“Ｌ”レベルで逆相信号Ｓo ２が“Ｈ”レベルになる
と、接続点Ｎ２上の入力信号ＩＮは、インバータ２３で
反転され、オン状態のＦＥＴ２４を介して、接続点Ｎ１
へ帰還する。このインバータ２２，２３及びＦＥＴ２４
の帰還ループにより、入力信号ＩＮが保持される。ま
た、接続点Ｎ２上の入力信号ＩＮは、インバータで反転
され、接続点Ｎ２を通り、オン状態のＦＥＴ３１を介し
て接続点Ｎ３へ送られる。接続点Ｎ３上の入力信号ＩＮ
は、インバータ３２で反転された後、接続点Ｎ４へ送ら
れ、出力信号ＯＵＴとして出力端子１２から出力され
る。正相信号Ｓo １が“Ｈ”レベルで、逆相信号Ｓo ２
が“Ｌ”レベルになると、接続点Ｎ４上の入力信号ＩＮ
は、インバータ３３で反転され、オン状態のＦＥＴ３４
を介して接続点Ｎ３へ帰還する。このようなインバータ
３２，３３及びＦＥＴ３４の帰還ループにより、入力信
号ＩＮが保持される。
を説明する。正相信号Ｓo １が“Ｈ”レベルで逆相信号
Ｓo ２が“Ｌ”レベルの場合、入力信号ＩＮが入力端子
１１から入力されると、該入力信号ＩＮがオン状態のＦ
ＥＴ２１を介して接続点Ｎ１を通り、インバータ２２で
反転された後、接続点Ｎ２へ送られる。正相信号Ｓo １
が“Ｌ”レベルで逆相信号Ｓo ２が“Ｈ”レベルになる
と、接続点Ｎ２上の入力信号ＩＮは、インバータ２３で
反転され、オン状態のＦＥＴ２４を介して、接続点Ｎ１
へ帰還する。このインバータ２２，２３及びＦＥＴ２４
の帰還ループにより、入力信号ＩＮが保持される。ま
た、接続点Ｎ２上の入力信号ＩＮは、インバータで反転
され、接続点Ｎ２を通り、オン状態のＦＥＴ３１を介し
て接続点Ｎ３へ送られる。接続点Ｎ３上の入力信号ＩＮ
は、インバータ３２で反転された後、接続点Ｎ４へ送ら
れ、出力信号ＯＵＴとして出力端子１２から出力され
る。正相信号Ｓo １が“Ｈ”レベルで、逆相信号Ｓo ２
が“Ｌ”レベルになると、接続点Ｎ４上の入力信号ＩＮ
は、インバータ３３で反転され、オン状態のＦＥＴ３４
を介して接続点Ｎ３へ帰還する。このようなインバータ
３２，３３及びＦＥＴ３４の帰還ループにより、入力信
号ＩＮが保持される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
図２のような両相信号発生回路では、次のような課題が
あった。従来の両相信号発生回路は、インバータ４の信
号伝達遅延時間Τがあるため、逆相信号Ｓo ２が正相信
号Ｓo １に比べ該信号伝達遅延時間Τだけ遅れ、共に
“Ｈ”レベルまたは“Ｌ”レベルになるという問題があ
った。例えば、９．５ＧＨｚ程度のダイナミック型プリ
スケーラ等に用いられる両相信号発生回路では、信号伝
達遅延時間Τを短くすることは可能であるが、その遅延
時間Τを零にすることはできない。そのため、このよう
な正相信号Ｓo １及び逆相信号Ｓo ２で動作する図４の
マスタスレーブ型ＦＦでは、正相信号Ｓo １と逆相信号
Ｓo ２が短い時間でも共に“Ｌ”レベルになると、接続
点Ｎ１及びＮ２の電位が不安定になって誤動作の原因と
なる。
図２のような両相信号発生回路では、次のような課題が
あった。従来の両相信号発生回路は、インバータ４の信
号伝達遅延時間Τがあるため、逆相信号Ｓo ２が正相信
号Ｓo １に比べ該信号伝達遅延時間Τだけ遅れ、共に
“Ｈ”レベルまたは“Ｌ”レベルになるという問題があ
った。例えば、９．５ＧＨｚ程度のダイナミック型プリ
スケーラ等に用いられる両相信号発生回路では、信号伝
達遅延時間Τを短くすることは可能であるが、その遅延
時間Τを零にすることはできない。そのため、このよう
な正相信号Ｓo １及び逆相信号Ｓo ２で動作する図４の
マスタスレーブ型ＦＦでは、正相信号Ｓo １と逆相信号
Ｓo ２が短い時間でも共に“Ｌ”レベルになると、接続
点Ｎ１及びＮ２の電位が不安定になって誤動作の原因と
なる。
【０００７】図４のマスタスレーブ型ＦＦでは、共に
“Ｌ”レベルになるということが問題になるが、それと
は逆に、共に“Ｈ”レベルになることが問題になる回路
もある。従って、従来の両相信号発生回路では、その用
途上の制限を受けることになる。本発明は、前記従来技
術が持っていた課題として、正相信号と逆相信号の立ち
上り及び立ち下りが重複する点について解決した両相信
号発生回路を提供するものである。
“Ｌ”レベルになるということが問題になるが、それと
は逆に、共に“Ｈ”レベルになることが問題になる回路
もある。従って、従来の両相信号発生回路では、その用
途上の制限を受けることになる。本発明は、前記従来技
術が持っていた課題として、正相信号と逆相信号の立ち
上り及び立ち下りが重複する点について解決した両相信
号発生回路を提供するものである。
【０００８】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、入力端子から入力される入力信号に
基づき相補的な正相信号及び逆相信号を生成し、それら
の両相信号を第１及び第２の出力端子から出力する両相
信号発生回路において、次のような手段を設けている。
即ち、第１の発明では、所定の信号伝達遅延時間Τa を
有し、前記入力端子及び第１の出力端子間に直列接続さ
れた１段または複数段のインバータからなる第１の論理
回路と、前記信号伝達遅延時間Τa と異なる信号伝達遅
延時間Τb を有し、該第１の論理回路の最終段出力また
は中間段出力に基づき開閉制御され、前記入力信号を入
力して前記第２の出力端子へ出力する第２の論理回路と
を、設けている。
を解決するために、入力端子から入力される入力信号に
基づき相補的な正相信号及び逆相信号を生成し、それら
の両相信号を第１及び第２の出力端子から出力する両相
信号発生回路において、次のような手段を設けている。
即ち、第１の発明では、所定の信号伝達遅延時間Τa を
有し、前記入力端子及び第１の出力端子間に直列接続さ
れた１段または複数段のインバータからなる第１の論理
回路と、前記信号伝達遅延時間Τa と異なる信号伝達遅
延時間Τb を有し、該第１の論理回路の最終段出力また
は中間段出力に基づき開閉制御され、前記入力信号を入
力して前記第２の出力端子へ出力する第２の論理回路と
を、設けている。
【０００９】第２の発明は、第１の発明の第１の論理回
路を、前記インバータで構成し、第２の論理回路を、前
記インバータの最終段出力に基づき開閉制御され、前記
入力信号を入力して前記第２の出力端子へ出力するＮＡ
ＮＤ回路またはＮＯＲ回路で構成している。第３の発明
は、第１の発明の第１の論理回路を、前記インバータで
構成し、第２の論理回路を、前記インバータの中間段出
力を反転するインバータと、前記インバータの出力に基
づき開閉制御され、前記入力信号を入力して前記第２の
出力端子へ出力するＮＡＮＤ回路またはＮＯＲ回路と
で、構成している。
路を、前記インバータで構成し、第２の論理回路を、前
記インバータの最終段出力に基づき開閉制御され、前記
入力信号を入力して前記第２の出力端子へ出力するＮＡ
ＮＤ回路またはＮＯＲ回路で構成している。第３の発明
は、第１の発明の第１の論理回路を、前記インバータで
構成し、第２の論理回路を、前記インバータの中間段出
力を反転するインバータと、前記インバータの出力に基
づき開閉制御され、前記入力信号を入力して前記第２の
出力端子へ出力するＮＡＮＤ回路またはＮＯＲ回路と
で、構成している。
【００１０】
【作用】第１の発明によれば、以上のように両相信号発
生回路を構成したので、入力信号が第１の論理回路に入
力されると、該入力信号が１段または複数段のインバー
タによって逐次反転された後、信号伝達遅延時間Τa だ
け遅れて、例えば正相信号が第１の出力端子から出力さ
れる。第２の論理回路は、前記インバータの最終段また
は中間段出力に基づき開閉制御され、前記入力信号を入
力して信号伝達遅延時間Τb だけ遅れて、例えば逆相信
号を第２の出力端子から出力する。第２の発明では、入
力信号が第１の論理回路に入力されると、この入力信号
が１段または複数段のインバータによって逐次反転され
た後、信号伝達遅延時間Τa だけ遅れて、例えば正相信
号が前記第１の出力端子から出力される。ＮＡＮＤ回路
またはＮＯＲ回路で構成された第２の論理回路は、前記
複数段のインバータの最終段出力によって開閉制御さ
れ、前記入力信号を入力して信号伝達遅延時間Τa だけ
遅れて、例えば逆相信号を第２の出力端子から出力す
る。第３の発明では、入力信号が第１の論理回路に入力
されると、該入力信号が１段または複数段のインバータ
によって逐次反転された後、信号伝達遅延時間Τaだけ
遅れて、例えば正相信号が第１の出力端子から出力され
る。前記複数段のインバータの中間段出力は、第２の論
理回路内のインバータで反転された後、ＮＡＮＤ回路ま
たはＮＯＲ回路が開閉される。このＮＡＮＤ回路または
ＮＯＲ回路を通った入力信号は、信号伝達遅延時間Τb
だけ遅れて、例えば逆相信号が第２の出力端子から出力
される。従って、前記課題を解決できるのである。
生回路を構成したので、入力信号が第１の論理回路に入
力されると、該入力信号が１段または複数段のインバー
タによって逐次反転された後、信号伝達遅延時間Τa だ
け遅れて、例えば正相信号が第１の出力端子から出力さ
れる。第２の論理回路は、前記インバータの最終段また
は中間段出力に基づき開閉制御され、前記入力信号を入
力して信号伝達遅延時間Τb だけ遅れて、例えば逆相信
号を第２の出力端子から出力する。第２の発明では、入
力信号が第１の論理回路に入力されると、この入力信号
が１段または複数段のインバータによって逐次反転され
た後、信号伝達遅延時間Τa だけ遅れて、例えば正相信
号が前記第１の出力端子から出力される。ＮＡＮＤ回路
またはＮＯＲ回路で構成された第２の論理回路は、前記
複数段のインバータの最終段出力によって開閉制御さ
れ、前記入力信号を入力して信号伝達遅延時間Τa だけ
遅れて、例えば逆相信号を第２の出力端子から出力す
る。第３の発明では、入力信号が第１の論理回路に入力
されると、該入力信号が１段または複数段のインバータ
によって逐次反転された後、信号伝達遅延時間Τaだけ
遅れて、例えば正相信号が第１の出力端子から出力され
る。前記複数段のインバータの中間段出力は、第２の論
理回路内のインバータで反転された後、ＮＡＮＤ回路ま
たはＮＯＲ回路が開閉される。このＮＡＮＤ回路または
ＮＯＲ回路を通った入力信号は、信号伝達遅延時間Τb
だけ遅れて、例えば逆相信号が第２の出力端子から出力
される。従って、前記課題を解決できるのである。
【００１１】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す両相信号発生回路
の構成図である。この両相信号発生回路は、入力信号Ｓ
i １１を入力する入力端子４１と、正相信号Ｓo １１及
び逆相信号Ｓo １２をそれぞれ出力する第１，第２の出
力端子４２，４３とを、有している。入力端子４１と第
１の出力端子４２との間には、入力信号Ｓi １１のタイ
ミング調整を行う第１の論理回路５０が接続され、さら
に入力端子４１と第２の出力端子４３との間にも、逆相
信号Ｓo １１のタイミング調整を行う第２の論理回路６
０が接続されている。第１の論理回路５０は、入力側が
入力端子４１に接続されたインバータ５１を有し、その
インバータ５１の出力側に接続点Ｎ１１が、インバータ
５２を介して第１の出力端子４２に接続されている。第
２の論理回路６０は、２入力のＮＡＮＤ回路６１で構成
され、その一方の入力側が入力端子４１に、他方の入力
側が第１の出力端子４２に、出力側が第２の出力端子４
３に、それぞれ接続されている。また、本実施例では、
インバータ５１，５２及びＮＡＮＤ回路６１の信号伝達
遅延時間を、それぞれΤ1 ，Τ2 及びΤ3 とし、入力信
号Ｓi １１と正相信号Ｓo １２の位相差がΤ1 ＋Τ
2 （＝Τa ）に等しく、Τa ＋Τ2 ＞Τ3 （＝Τb ）と
いう条件に設定されている。
の構成図である。この両相信号発生回路は、入力信号Ｓ
i １１を入力する入力端子４１と、正相信号Ｓo １１及
び逆相信号Ｓo １２をそれぞれ出力する第１，第２の出
力端子４２，４３とを、有している。入力端子４１と第
１の出力端子４２との間には、入力信号Ｓi １１のタイ
ミング調整を行う第１の論理回路５０が接続され、さら
に入力端子４１と第２の出力端子４３との間にも、逆相
信号Ｓo １１のタイミング調整を行う第２の論理回路６
０が接続されている。第１の論理回路５０は、入力側が
入力端子４１に接続されたインバータ５１を有し、その
インバータ５１の出力側に接続点Ｎ１１が、インバータ
５２を介して第１の出力端子４２に接続されている。第
２の論理回路６０は、２入力のＮＡＮＤ回路６１で構成
され、その一方の入力側が入力端子４１に、他方の入力
側が第１の出力端子４２に、出力側が第２の出力端子４
３に、それぞれ接続されている。また、本実施例では、
インバータ５１，５２及びＮＡＮＤ回路６１の信号伝達
遅延時間を、それぞれΤ1 ，Τ2 及びΤ3 とし、入力信
号Ｓi １１と正相信号Ｓo １２の位相差がΤ1 ＋Τ
2 （＝Τa ）に等しく、Τa ＋Τ2 ＞Τ3 （＝Τb ）と
いう条件に設定されている。
【００１２】図５は、図１の両相信号発生回路のタイミ
ングチャートであり、この図５を参照しつつ、図１の動
作を説明する。なお、入力信号Ｓi １１と正相信号Ｓo
１１及び逆相信号Ｓo １２の論理的閾値をＴＨとする。
入力信号Ｓi １１を入力端子４１から入力すると、該入
力信号Ｓo １１がインバータ５１，５２によって逐次反
転された後、正相信号Ｓo １１が出力端子４２から出力
される。正相信号Ｓo １１がＮＡＮＤ回路６１に入力さ
れると、該ＮＡＮＤ回路６１では、入力信号Ｓi １１と
の否定論理積を求め、逆相信号Ｓo １２を出力端子４３
へ出力する。
ングチャートであり、この図５を参照しつつ、図１の動
作を説明する。なお、入力信号Ｓi １１と正相信号Ｓo
１１及び逆相信号Ｓo １２の論理的閾値をＴＨとする。
入力信号Ｓi １１を入力端子４１から入力すると、該入
力信号Ｓo １１がインバータ５１，５２によって逐次反
転された後、正相信号Ｓo １１が出力端子４２から出力
される。正相信号Ｓo １１がＮＡＮＤ回路６１に入力さ
れると、該ＮＡＮＤ回路６１では、入力信号Ｓi １１と
の否定論理積を求め、逆相信号Ｓo １２を出力端子４３
へ出力する。
【００１３】ここで、入力信号Ｓi １１が“Ｈ”レベル
となった場合、遅延時間Τ1 ＋Τ2遅れて正相信号Ｓo
１１が“Ｈ”レベルとなる。逆相信号Ｓo １２は、入力
信号Ｓi １１と正相信号Ｓo １１とを入力としたＮＡＮ
Ｄ回路６１により、入力信号Ｓi １１が“Ｈ”レベルと
なってから遅延時間Τ1 ＋Τ2 ＋Τ3 遅れて“Ｌ”レベ
ルとなる。入力信号Ｓi １１が“Ｌ”レベルになった場
合、逆相信号Ｓo １２が遅延時間Τ3 だけ遅れて“Ｈ”
レベルとなった後、正相信号Ｓo １１が遅延時間Τ1 ＋
Τ2 −Τ3 遅れて“Ｌ”レベルとなる。以上のように、
本実施例では、正相信号Ｓo １１と逆相信号Ｓo １２が
同時に“Ｌ”レベルになることがない。そのため、この
ような正相信号Ｓo １１及び逆相信号Ｓo １２を用い
て、例えば図４のようなマスタスレーブ型ＦＦを動作さ
せれば、該マスタスレーブ型ＦＦの誤動作を的確に防ぐ
ことができる。従って、本実施例の両相信号発生回路の
通用可能な回路範囲を拡大できる。
となった場合、遅延時間Τ1 ＋Τ2遅れて正相信号Ｓo
１１が“Ｈ”レベルとなる。逆相信号Ｓo １２は、入力
信号Ｓi １１と正相信号Ｓo １１とを入力としたＮＡＮ
Ｄ回路６１により、入力信号Ｓi １１が“Ｈ”レベルと
なってから遅延時間Τ1 ＋Τ2 ＋Τ3 遅れて“Ｌ”レベ
ルとなる。入力信号Ｓi １１が“Ｌ”レベルになった場
合、逆相信号Ｓo １２が遅延時間Τ3 だけ遅れて“Ｈ”
レベルとなった後、正相信号Ｓo １１が遅延時間Τ1 ＋
Τ2 −Τ3 遅れて“Ｌ”レベルとなる。以上のように、
本実施例では、正相信号Ｓo １１と逆相信号Ｓo １２が
同時に“Ｌ”レベルになることがない。そのため、この
ような正相信号Ｓo １１及び逆相信号Ｓo １２を用い
て、例えば図４のようなマスタスレーブ型ＦＦを動作さ
せれば、該マスタスレーブ型ＦＦの誤動作を的確に防ぐ
ことができる。従って、本実施例の両相信号発生回路の
通用可能な回路範囲を拡大できる。
【００１４】第２の実施例 図６は、本実施例の第２の実施例を示す両相信号発生回
路の構成図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。この両相信
号発生回路では、図１の第２の論理回路６０が、構成の
異なる第２の論理回路６０Ａで構成されている。他の構
成は、図１の構成図と同一である。第２の論理回路６０
Ａは、２入力のＮＡＮＤ回路６１及びインバータ６２で
構成されている。２入力のＮＡＮＤ回路６１は、一方の
入力側が入力端子４１に接続され、他方の入力側が接続
点Ｎ１１に接続されている。接続点Ｎ１１と２入力のＮ
ＡＮＤ回路６１の一方の入力側との間には、インバータ
６２が接続されている。本実施例では、インバータ５
１，５２，６３及びＮＡＮＤ回路６２の信号伝達遅延時
間をそれぞれΤ1 ，Τ2 ，Τ3 及びΤ4 とし、それぞれ
の信号伝達遅延時間の相互関係をΤ2 ＜Τ3 ＋Τ4 （Τ
3 ＋Τ4 ＝Τb ）とΤ2 ＝Τ3 という条件に設定されて
いる。
路の構成図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。この両相信
号発生回路では、図１の第２の論理回路６０が、構成の
異なる第２の論理回路６０Ａで構成されている。他の構
成は、図１の構成図と同一である。第２の論理回路６０
Ａは、２入力のＮＡＮＤ回路６１及びインバータ６２で
構成されている。２入力のＮＡＮＤ回路６１は、一方の
入力側が入力端子４１に接続され、他方の入力側が接続
点Ｎ１１に接続されている。接続点Ｎ１１と２入力のＮ
ＡＮＤ回路６１の一方の入力側との間には、インバータ
６２が接続されている。本実施例では、インバータ５
１，５２，６３及びＮＡＮＤ回路６２の信号伝達遅延時
間をそれぞれΤ1 ，Τ2 ，Τ3 及びΤ4 とし、それぞれ
の信号伝達遅延時間の相互関係をΤ2 ＜Τ3 ＋Τ4 （Τ
3 ＋Τ4 ＝Τb ）とΤ2 ＝Τ3 という条件に設定されて
いる。
【００１５】次に、動作を説明する。入力信号Ｓi １１
を入力端子４１から入力すると、該入力信号Ｓi １１が
図１と同様にインバータ５１，５２によって逐次反転さ
れた後、正相信号Ｓo １１が出力端子４２から出力され
る。また、接続点Ｎ１１から出力された反転信号がイン
バータ６２で再び反転された後、ＮＡＮＤ回路６１に入
力されると、該ＮＡＮＤ回路６１では、入力信号Ｓi １
１との否定論理積を求め、逆相信号Ｓo １２を出力端子
４３から出力する。このような動作と設定された条件に
より“Ｈ”レベル及び“Ｌ”レベルの出力状態は、第１
の実施例とほぼ同様となる。以上のように、本実施例で
は、正相信号Ｓo １１と逆相信号Ｓo １２が同時に
“Ｌ”レベルとなることがない。従って、第１の実施例
と同様に両相信号発生回路の通用可能な回路範囲を拡大
できる。また、インバータ５２のファンアウト数が減少
することにより、正相信号Ｓo １１の駆動能力の低下を
防止できる。
を入力端子４１から入力すると、該入力信号Ｓi １１が
図１と同様にインバータ５１，５２によって逐次反転さ
れた後、正相信号Ｓo １１が出力端子４２から出力され
る。また、接続点Ｎ１１から出力された反転信号がイン
バータ６２で再び反転された後、ＮＡＮＤ回路６１に入
力されると、該ＮＡＮＤ回路６１では、入力信号Ｓi １
１との否定論理積を求め、逆相信号Ｓo １２を出力端子
４３から出力する。このような動作と設定された条件に
より“Ｈ”レベル及び“Ｌ”レベルの出力状態は、第１
の実施例とほぼ同様となる。以上のように、本実施例で
は、正相信号Ｓo １１と逆相信号Ｓo １２が同時に
“Ｌ”レベルとなることがない。従って、第１の実施例
と同様に両相信号発生回路の通用可能な回路範囲を拡大
できる。また、インバータ５２のファンアウト数が減少
することにより、正相信号Ｓo １１の駆動能力の低下を
防止できる。
【００１６】第３の実施例 図７は、本実施例の第３の実施例を示す両相信号発生回
路の構成図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。この両相信
号発生回路では、図１の第２の論理回路６０が、構成が
異なる第２の論理回路７０で構成されている。他の構成
は図１の構成図と同一である。第２の論理回路７０は、
２入力のＮＯＲ回路７１で構成されている。２入力のＮ
ＯＲ回路７１は、一方の入力側が入力端子４１に接続さ
れ、他方の入力側が出力端子４２に接続された構成とな
っている。本実施例では、インバータ５１，５２とＮＯ
Ｒ回路７１の信号伝達遅延時間をそれぞれΤ1 ，Τ2 及
びΤ3 とし、入力信号Ｓi １１と正相信号Ｓo １２の位
相差がΤ1 ＋Τ2 に等しく、Τ1 ＋Τ2 ＞Τ3 という条
件に設定されている。
路の構成図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。この両相信
号発生回路では、図１の第２の論理回路６０が、構成が
異なる第２の論理回路７０で構成されている。他の構成
は図１の構成図と同一である。第２の論理回路７０は、
２入力のＮＯＲ回路７１で構成されている。２入力のＮ
ＯＲ回路７１は、一方の入力側が入力端子４１に接続さ
れ、他方の入力側が出力端子４２に接続された構成とな
っている。本実施例では、インバータ５１，５２とＮＯ
Ｒ回路７１の信号伝達遅延時間をそれぞれΤ1 ，Τ2 及
びΤ3 とし、入力信号Ｓi １１と正相信号Ｓo １２の位
相差がΤ1 ＋Τ2 に等しく、Τ1 ＋Τ2 ＞Τ3 という条
件に設定されている。
【００１７】図９は、図７の両相信号発生回路のタイミ
ングチャートであり、この図９を参照しつつ、図７の動
作を説明する。入力信号Ｓi １１を入力端子４１から入
力すると、該入力信号Ｓi １１が図１と同様にインバー
タ５１，５２によって逐次反転された後、正相信号Ｓo
１１が出力端子４２から出力される。正相信号Ｓo １１
がＮＯＲ回路７１に入力されると、該ＮＯＲ回路７１で
は、入力信号Ｓi １１との否定論理和を求め、逆相信号
Ｓo １２を出力端子４３へ出力する。ここで、入力信号
Ｓi １１が“Ｈ”レベルとなった場合、遅延時間Τ3 遅
れて逆相信号Ｓo １２が“Ｌ”レベルとなる。逆相信号
Ｓo １２が“Ｌ”レベルとなってから、遅延時間Τ1 ＋
Τ2 −Τ3 遅れて正相信号Ｓo １１が“Ｈ”レベルとな
る。
ングチャートであり、この図９を参照しつつ、図７の動
作を説明する。入力信号Ｓi １１を入力端子４１から入
力すると、該入力信号Ｓi １１が図１と同様にインバー
タ５１，５２によって逐次反転された後、正相信号Ｓo
１１が出力端子４２から出力される。正相信号Ｓo １１
がＮＯＲ回路７１に入力されると、該ＮＯＲ回路７１で
は、入力信号Ｓi １１との否定論理和を求め、逆相信号
Ｓo １２を出力端子４３へ出力する。ここで、入力信号
Ｓi １１が“Ｈ”レベルとなった場合、遅延時間Τ3 遅
れて逆相信号Ｓo １２が“Ｌ”レベルとなる。逆相信号
Ｓo １２が“Ｌ”レベルとなってから、遅延時間Τ1 ＋
Τ2 −Τ3 遅れて正相信号Ｓo １１が“Ｈ”レベルとな
る。
【００１８】次に、入力信号Ｓi １１が“Ｌ”レベルと
なった場合、正相信号Ｓo １１が遅延時間Τ1 ＋Τ2 遅
れて“Ｌ”レベルとなり、逆相信号Ｓo １２が遅延時間
Τ1＋Τ2 ＋Τ3 遅れて“Ｈ”レベルとなる。以上のよ
うに、本実施例では、正相信号Ｓo １１と逆相信号Ｓo
１２が同時に“Ｈ”レベルになることがない。そのた
め、第１の実施例及び第２の実施例の他にも、通用可能
な回路範囲を拡大できる。また、ＮＯＲ回路で第２の論
理回路７０を構成することにより、図１の第２の論理回
路６０のＮＡＮＤ回路に比べ、回路の構成素子数を低減
できる。
なった場合、正相信号Ｓo １１が遅延時間Τ1 ＋Τ2 遅
れて“Ｌ”レベルとなり、逆相信号Ｓo １２が遅延時間
Τ1＋Τ2 ＋Τ3 遅れて“Ｈ”レベルとなる。以上のよ
うに、本実施例では、正相信号Ｓo １１と逆相信号Ｓo
１２が同時に“Ｈ”レベルになることがない。そのた
め、第１の実施例及び第２の実施例の他にも、通用可能
な回路範囲を拡大できる。また、ＮＯＲ回路で第２の論
理回路７０を構成することにより、図１の第２の論理回
路６０のＮＡＮＤ回路に比べ、回路の構成素子数を低減
できる。
【００１９】第４の実施例 図８は、本発明の第４の実施例を示す両相信号発生回路
の構成図であり、第２の実施例を示す図６中の要素と共
通の要素には共通の符号が付されている。この両相信号
発生回路では、図６の第２の論理回路６０Ａが構成の異
なる第２の論理回路７０Ａで構成されている。他の構成
は、図６の構成と同一である。第２の論理回路７０Ａ
は、２入力のＮＯＲ回路７１及びインバータ７２で構成
されている。２入力のＮＯＲ回路７２の一方の入力側が
入力端子４１に接続され、他方の入力側が接続点Ｎ１１
に接続されている。接続点Ｎ１１と２入力のＮＯＲ回路
７２の一方の入力側との間には、インバータ７２が接続
されている。また、本実施例はインバータ５１，５２，
７２及びＮＯＲ回路７１の信号伝達遅延時間をそれぞれ
Τ1 ，Τ2 ，Τ3 及びΤ4 とし、それぞれの信号伝達遅
延時間の相互関係をΤ2 ＜Τ3 ＋Τ4 とΤ2 ＝Τ3 とい
う条件に設定されている。
の構成図であり、第２の実施例を示す図６中の要素と共
通の要素には共通の符号が付されている。この両相信号
発生回路では、図６の第２の論理回路６０Ａが構成の異
なる第２の論理回路７０Ａで構成されている。他の構成
は、図６の構成と同一である。第２の論理回路７０Ａ
は、２入力のＮＯＲ回路７１及びインバータ７２で構成
されている。２入力のＮＯＲ回路７２の一方の入力側が
入力端子４１に接続され、他方の入力側が接続点Ｎ１１
に接続されている。接続点Ｎ１１と２入力のＮＯＲ回路
７２の一方の入力側との間には、インバータ７２が接続
されている。また、本実施例はインバータ５１，５２，
７２及びＮＯＲ回路７１の信号伝達遅延時間をそれぞれ
Τ1 ，Τ2 ，Τ3 及びΤ4 とし、それぞれの信号伝達遅
延時間の相互関係をΤ2 ＜Τ3 ＋Τ4 とΤ2 ＝Τ3 とい
う条件に設定されている。
【００２０】次に、動作を説明する。入力信号Ｓi １１
を入力端子４１から入力すると、該入力信号Ｓi １１が
図６と同様にインバータ５１，５２によって逐次反転さ
れた後、正相信号Ｓo １１が出力端子４２から出力され
る。また、接続点Ｎ１１から出力された反転信号が、イ
ンバータ７２で再び反転された後、ＮＯＲ回路７１に入
力されると、該ＮＯＲ回路７１では、入力信号Ｓi １１
との不定論理和を求め、逆相信号Ｓo １２を出力端子４
３へ出力する。このような動作と、設定された条件によ
り“Ｈ”レベル及び“Ｌ”レベルの出力状態は、第３の
実施例とほぼ同様となる。従って、本実施例は、正相信
号Ｓo １１と逆相信号Ｓo １２が同時に“Ｌ”レベルと
なることがない。これにより、第３の実施例と同様に第
１の実施例及び第２の実施例の他にも、通用可能な回路
範囲を拡大できる。また、インバータ５２のファンアウ
ト数が減少することによって、第２の実施例と同様に正
相信号Ｓo１１の駆動能力の低下を防止できると共に、
ＮＯＲ回路で第２の論理回路７０Ａを構成することによ
り、図１の第２の論理回路６０のＮＡＮＤ回路に比べ回
路の構成素子数を低減できる。
を入力端子４１から入力すると、該入力信号Ｓi １１が
図６と同様にインバータ５１，５２によって逐次反転さ
れた後、正相信号Ｓo １１が出力端子４２から出力され
る。また、接続点Ｎ１１から出力された反転信号が、イ
ンバータ７２で再び反転された後、ＮＯＲ回路７１に入
力されると、該ＮＯＲ回路７１では、入力信号Ｓi １１
との不定論理和を求め、逆相信号Ｓo １２を出力端子４
３へ出力する。このような動作と、設定された条件によ
り“Ｈ”レベル及び“Ｌ”レベルの出力状態は、第３の
実施例とほぼ同様となる。従って、本実施例は、正相信
号Ｓo １１と逆相信号Ｓo １２が同時に“Ｌ”レベルと
なることがない。これにより、第３の実施例と同様に第
１の実施例及び第２の実施例の他にも、通用可能な回路
範囲を拡大できる。また、インバータ５２のファンアウ
ト数が減少することによって、第２の実施例と同様に正
相信号Ｓo１１の駆動能力の低下を防止できると共に、
ＮＯＲ回路で第２の論理回路７０Ａを構成することによ
り、図１の第２の論理回路６０のＮＡＮＤ回路に比べ回
路の構成素子数を低減できる。
【００２１】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） インバータ５１，５２は、例えば２入力のＮＡ
ＮＤ回路またはＮＯＲ回路に変えてもよい。この場合、
ＮＡＮＤ回路またはＮＯＲ回路の一方の入力側は、
“Ｈ”レベルまたは“Ｌ”レベルに固定する。 （ｂ） 図６のインバータ５２を省略してＮＡＮＤ回路
６１をＡＮＤ回路に変えたり、あるいは図８のインバー
タ５２を省略し、ＮＯＲ回路７１をＯＲ回路に変えるこ
とにより、回路構成数を少なくすることができる。 （ｃ） 第１の論理回路５０と第２の論理回路６０，６
０Ａ，７０及び７０Ａは、前記（ａ），（ｂ）以外のゲ
ート回路等で構成してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） インバータ５１，５２は、例えば２入力のＮＡ
ＮＤ回路またはＮＯＲ回路に変えてもよい。この場合、
ＮＡＮＤ回路またはＮＯＲ回路の一方の入力側は、
“Ｈ”レベルまたは“Ｌ”レベルに固定する。 （ｂ） 図６のインバータ５２を省略してＮＡＮＤ回路
６１をＡＮＤ回路に変えたり、あるいは図８のインバー
タ５２を省略し、ＮＯＲ回路７１をＯＲ回路に変えるこ
とにより、回路構成数を少なくすることができる。 （ｃ） 第１の論理回路５０と第２の論理回路６０，６
０Ａ，７０及び７０Ａは、前記（ａ），（ｂ）以外のゲ
ート回路等で構成してもよい。
【００２２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１，第２の論理回路の信号伝達遅延時間
を、Τa とΤb それぞれ異なる時間に設定したので、次
のような効果がある。 （ｉ） 第１，第２の論理回路の信号伝達遅延時間Τa
及びΤb により、第１，第２の出力端子からの出力が、
例えば同時に“Ｌ”レベル信号または“Ｈ”レベル信号
の立ち上り及び立ち下りが重複することを防止できる。 （ii） 従来技術では、正相信号と逆相信号の間に時間
的なズレがあったが、本発明では第２の論理回路の開閉
制御により、時間的なズレを防止し、同一タイミングで
出力することができる。 (iii） 第２の論理回路の入力側を第１の論理回路の中
間段出力とすることにより、第２の出力端子の駆動能力
の低下を防止することができる。
によれば、第１，第２の論理回路の信号伝達遅延時間
を、Τa とΤb それぞれ異なる時間に設定したので、次
のような効果がある。 （ｉ） 第１，第２の論理回路の信号伝達遅延時間Τa
及びΤb により、第１，第２の出力端子からの出力が、
例えば同時に“Ｌ”レベル信号または“Ｈ”レベル信号
の立ち上り及び立ち下りが重複することを防止できる。 （ii） 従来技術では、正相信号と逆相信号の間に時間
的なズレがあったが、本発明では第２の論理回路の開閉
制御により、時間的なズレを防止し、同一タイミングで
出力することができる。 (iii） 第２の論理回路の入力側を第１の論理回路の中
間段出力とすることにより、第２の出力端子の駆動能力
の低下を防止することができる。
【００２３】第２の発明によれば、第２の論理回路をＮ
ＡＮＤ回路またはＮＯＲ回路で構成したので、比較的簡
単な回路によって第１の発明の（ｉ）及び（ii）の効果
を得ることができる。第３の発明によれば、第２の論理
回路の入力を、第１の論理回路のインバータの中間段出
力としたので、第２の発明の効果が得られ、さらにファ
ンアウト数を少なくすることができ、第１の発明の(ii
i）の効果を得ることができる。
ＡＮＤ回路またはＮＯＲ回路で構成したので、比較的簡
単な回路によって第１の発明の（ｉ）及び（ii）の効果
を得ることができる。第３の発明によれば、第２の論理
回路の入力を、第１の論理回路のインバータの中間段出
力としたので、第２の発明の効果が得られ、さらにファ
ンアウト数を少なくすることができ、第１の発明の(ii
i）の効果を得ることができる。
【図１】本発明の第１の実施例を示す両相信号発生回路
の構成図である。
の構成図である。
【図２】従来の両相信号発生回路の構成図である。
【図３】図２のタイミングチャートである。
【図４】アウタースレーブ型ＦＦの回路図である。
【図５】図１のタイミングチャートである。
【図６】本発明の第２の実施例を示す両相信号発生回路
の構成図である。
の構成図である。
【図７】本発明の第３の実施例を示す両相信号発生回路
の構成図である。
の構成図である。
【図８】本発明の第４の実施例を示す両相信号発生回路
の構成図である。
の構成図である。
【図９】図７のタイミングチャートである。
【符号の説明】 ４１ 入力端子 ４２，４３ 出力端子 ５０ 第１の論理回路 ５１，５２，６２，７２ インバータ ６０，６０Ａ，７０，７０Ａ 第２の論理回路 ６１ ＮＡＮＤ回路 ７１ ＮＯＲ回路 Ｎ１１ 接続点 Ｓi １１ 入力信号 Ｓo １１，Ｓo １２ 出力信号 Τ，Τ1 ，Τ2 ，Τ3 信号伝達遅延時間
Claims (3)
- 【請求項１】 入力端子から入力される入力信号に基づ
き相補的な正相信号及び逆相信号を生成し、それらの両
相信号を第１及び第２の出力端子から出力する両相信号
発生回路において、 所定の信号伝達遅延時間Τa を有し、前記入力端子及び
第１の出力端子間に直列接続された１段または複数段の
インバータからなる第１の論理回路と、 前記信号伝達遅延時間Τa と異なる信号伝達時間Τb を
有し、該第１の論理回路の最終段出力または中間段出力
に基づき開閉制御され、前記入力信号を入力して前記第
２の出力端子へ出力する第２の論理回路とを、 備えたことを特徴とする両相信号発生回路。 - 【請求項２】 前記第１の論理回路は、前記複数段のイ
ンバータで構成し、 前記第２の論理回路は、前記複数段のインバータの最終
段出力に基づき開閉制御され、前記入力信号を入力して
前記第２の出力端子へ出力するＮＡＮＤ回路またはＮＯ
Ｒ回路で構成したことを特徴とする請求項１記載の両相
信号発生回路。 - 【請求項３】 前記第１の論理回路は、前記複数段のイ
ンバータで構成し、 前記第２の論理回路は、前記複数段のインバータの中間
段出力を反転するインバータと、前記インバータの出力
に基づき開閉制御され、前記入力信号を入力して前記第
２の出力端子へ出力するＮＡＮＤ回路またはＮＯＲ回路
とで、構成したことを特徴とする請求項１記載の両相信
号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293345A JPH06152346A (ja) | 1992-10-30 | 1992-10-30 | 両相信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293345A JPH06152346A (ja) | 1992-10-30 | 1992-10-30 | 両相信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152346A true JPH06152346A (ja) | 1994-05-31 |
Family
ID=17793603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293345A Withdrawn JPH06152346A (ja) | 1992-10-30 | 1992-10-30 | 両相信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152346A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064597B2 (en) | 2003-07-24 | 2006-06-20 | Oki Electric Industry Co., Ltd. | Complementary signal generator |
| JP2011234157A (ja) * | 2010-04-28 | 2011-11-17 | Elpida Memory Inc | 半導体装置 |
| JP2011239363A (ja) * | 2010-04-30 | 2011-11-24 | Hynix Semiconductor Inc | 差動信号生成回路 |
-
1992
- 1992-10-30 JP JP4293345A patent/JPH06152346A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064597B2 (en) | 2003-07-24 | 2006-06-20 | Oki Electric Industry Co., Ltd. | Complementary signal generator |
| JP2011234157A (ja) * | 2010-04-28 | 2011-11-17 | Elpida Memory Inc | 半導体装置 |
| JP2011239363A (ja) * | 2010-04-30 | 2011-11-24 | Hynix Semiconductor Inc | 差動信号生成回路 |
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