JPS60139025A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60139025A JPS60139025A JP24632083A JP24632083A JPS60139025A JP S60139025 A JPS60139025 A JP S60139025A JP 24632083 A JP24632083 A JP 24632083A JP 24632083 A JP24632083 A JP 24632083A JP S60139025 A JPS60139025 A JP S60139025A
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- JP
- Japan
- Prior art keywords
- section
- shift register
- integrated circuit
- ring counter
- delay flip
- Prior art date
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- Shift Register Type Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明は、半導体基板に作製する集積回路に係り、特
に２モジュラス分周器を構成するリングカウンタ部とシ
フトレジスタ部の配置に関するものである。
に２モジュラス分周器を構成するリングカウンタ部とシ
フトレジスタ部の配置に関するものである。
［発明の技術的背景とその問題点］
第１図は、分周比を１／（２ｎ・２” ）と１／（２ｎ
・２ｎ″十ｋ）との間で切換えられるようにした２モ
ジュラス分局器の一般的な構成を示す。″同じように第
２図には変形回路を示す。両図において、ａｌ、・・・
、ａｎはリングカウンタ部１を構成する遅延フリップ７
０ツブ、ｂｉ、・・・、ｂｎはシフトレジスタ部２を構
成する遅延フリップフロップ、ｃｌ、・・・、ａｎは拡
張器部３を構成する１／２分周器である。またＭＳは、
１／２ｎ・２ｍと、１／（２ｎ・２ｒｒｌ十ｋ）とを切
換えるモードスイッチ端子、ＯＬはクロック入力端子、
Ｏ／Ｐは出力端子である。この回路で高速に動作する必
要のある部分は第１にリングカウンタ部１で、第２にシ
フトレジスタ部２である。このような２モジュラス分周
器をモノリシック集積回路として作る場合、従来は各遅
延フリップ７０ツブ列を、リングカウンタ部１およびシ
フトレジスタ部２で第１．２図の回路図のとおりト、横
一列状に並べた配置としていた。
・２ｎ″十ｋ）との間で切換えられるようにした２モ
ジュラス分局器の一般的な構成を示す。″同じように第
２図には変形回路を示す。両図において、ａｌ、・・・
、ａｎはリングカウンタ部１を構成する遅延フリップ７
０ツブ、ｂｉ、・・・、ｂｎはシフトレジスタ部２を構
成する遅延フリップフロップ、ｃｌ、・・・、ａｎは拡
張器部３を構成する１／２分周器である。またＭＳは、
１／２ｎ・２ｍと、１／（２ｎ・２ｒｒｌ十ｋ）とを切
換えるモードスイッチ端子、ＯＬはクロック入力端子、
Ｏ／Ｐは出力端子である。この回路で高速に動作する必
要のある部分は第１にリングカウンタ部１で、第２にシ
フトレジスタ部２である。このような２モジュラス分周
器をモノリシック集積回路として作る場合、従来は各遅
延フリップ７０ツブ列を、リングカウンタ部１およびシ
フトレジスタ部２で第１．２図の回路図のとおりト、横
一列状に並べた配置としていた。
最近、低消費電流集積回路としてＧａ Ａｓ集積口路の
開発が盛んである。ところが消費電流を減らしてゆくと
、配線容量の影響が相対的に増加してくる。例えば第１
図、第２図のような２モジュラス分周器をＧａ Ａｓ
＊積回路として構成する場合、従来と同様のパターン配
置とすると、リングカウンタ部１およびシフトレジスタ
部２からの長い帰還路配線Ａ、Ｂが高速動作を妨げる大
きな原因となる。
開発が盛んである。ところが消費電流を減らしてゆくと
、配線容量の影響が相対的に増加してくる。例えば第１
図、第２図のような２モジュラス分周器をＧａ Ａｓ
＊積回路として構成する場合、従来と同様のパターン配
置とすると、リングカウンタ部１およびシフトレジスタ
部２からの長い帰還路配線Ａ、Ｂが高速動作を妨げる大
きな原因となる。
［発明の目的］
本発明は上記の点に鑑み、パターン配置を改善して２モ
ジュラス分局器の高速動作を可能とした半導体集積回路
を提供することを目的とする。
ジュラス分局器の高速動作を可能とした半導体集積回路
を提供することを目的とする。
［発明の概要］
本発明に係る集積回路は、２モジュラス分局器を構成す
るリングカウンタ部のｎ個の遅延フリツブフＯツブ列を
途中で折返すようにパターン配置し、かつこのリングカ
ウンタ部の最終段部に続けてシフトレジスタ部のに個の
遅延フリップフロップ列を配置するようにしたことを特
徴とする。
るリングカウンタ部のｎ個の遅延フリツブフＯツブ列を
途中で折返すようにパターン配置し、かつこのリングカ
ウンタ部の最終段部に続けてシフトレジスタ部のに個の
遅延フリップフロップ列を配置するようにしたことを特
徴とする。
［発明の効果］
本発明によれば、２モジュラス分周器の帰還路配線を十
分に短かくすることができ、２モジュラス分周器の高速
動作化が図られる。また帰還路配線の配線容量が小さく
なるため、これを駆動する電流も少なくて済み低消費電
力化が図られる。特に本発明は、Ｇａ ＡＳ基板を用い
た低消費電力用集積回路に適用した場合にその効果が大
である。
分に短かくすることができ、２モジュラス分周器の高速
動作化が図られる。また帰還路配線の配線容量が小さく
なるため、これを駆動する電流も少なくて済み低消費電
力化が図られる。特に本発明は、Ｇａ ＡＳ基板を用い
た低消費電力用集積回路に適用した場合にその効果が大
である。
〔発明の実施例］
第３図は、第１図の構成を改善した実施例の２モジュラ
ス分周器構成を示す。リングカウンタ部１は、図示のよ
うに遅延フリップ７Ｏツブ列の中央あるいはその近辺で
折り返えして、リングカウンタ部１の最終段の遅延フリ
ップ７０ツブａｎからＯＲゲートＧ！＋への帰還路配線
Ａを最短にしている。また第１図ではシフトレジスタ部
２からの出力をに入力のＯＲゲートＧ１３で受けている
が、一般には２人力または３人力ぐらいまでであるから
、第３図では、２人力ＯＲゲートＧ１３ｍ。
ス分周器構成を示す。リングカウンタ部１は、図示のよ
うに遅延フリップ７Ｏツブ列の中央あるいはその近辺で
折り返えして、リングカウンタ部１の最終段の遅延フリ
ップ７０ツブａｎからＯＲゲートＧ！＋への帰還路配線
Ａを最短にしている。また第１図ではシフトレジスタ部
２からの出力をに入力のＯＲゲートＧ１３で受けている
が、一般には２人力または３人力ぐらいまでであるから
、第３図では、２人力ＯＲゲートＧ１３ｍ。
Ｇ１３（２１，・・・、Ｇ１３ （ｋ−１）を用いてシ
フトレジスタ部２からの帰還路配線Ｂを最短に（ている
。なお第３図で、ｂｋ’ はに番目の遅延フリップフロ
ップのマスタ−７リツプフロツブ部で、ｂｋ“は同じく
スレイブフリップフロップ部である。マスターとスレイ
ブを分けずに、並べても、よい。またリングカウンタ部
１の折り返えし部で遅延フリップ７０ツブのマスタとス
レイブを肴けて第４図は、第２図の構成１対応する実施
＝の２モジュラス分周器構成を示す。ｎが偶数の場合は
、ａ牙は全番目のフリップフロ灯で、ａ′受−乎番目の
フリップフロップである。またｎがｉ・歌のときは、
ｉは甲番目のフリップフロラ）のマスターフリップフロ
ップ部で、ａ〆旦 はスレイブフリップフロップ部であ
る。
フトレジスタ部２からの帰還路配線Ｂを最短に（ている
。なお第３図で、ｂｋ’ はに番目の遅延フリップフロ
ップのマスタ−７リツプフロツブ部で、ｂｋ“は同じく
スレイブフリップフロップ部である。マスターとスレイ
ブを分けずに、並べても、よい。またリングカウンタ部
１の折り返えし部で遅延フリップ７０ツブのマスタとス
レイブを肴けて第４図は、第２図の構成１対応する実施
＝の２モジュラス分周器構成を示す。ｎが偶数の場合は
、ａ牙は全番目のフリップフロ灯で、ａ′受−乎番目の
フリップフロップである。またｎがｉ・歌のときは、
ｉは甲番目のフリップフロラ）のマスターフリップフロ
ップ部で、ａ〆旦 はスレイブフリップフロップ部であ
る。
第２図のＯＲゲートＧ２３に代り、２人力ＯＲゲートＧ
２ ：ｌ ＋１１． Ｇ２３ ＋２１．・・・、Ｇ２３
（ｋ−１＞を用いていることは、先の実施例の場合と
同様である。
２ ：ｌ ＋１１． Ｇ２３ ＋２１．・・・、Ｇ２３
（ｋ−１＞を用いていることは、先の実施例の場合と
同様である。
これらの実施例によれば、帰還路配線Ａ、Ｂが極ψで短
かくなることから高速動作が可能となり、また消費電流
も小さいものとなる。
かくなることから高速動作が可能となり、また消費電流
も小さいものとなる。
ｖＩ！５図は実際にＱａＡｓ基板に試作した１２８／１
２９分周器集積回路の配置図である。リング力？、ンタ
部１は２段のフリップフロップ、シフヒレ２２９部２は
１段のフリップフロップで構成して姿、す、Ｍ１〜Ｍ３
がマスターフリップフロップ部１． Ｓ ｓ〜Ｓ３がス
レーブフリップフロップ部を示している。この回路では
シフｉ・レジスタ部２が１段だけであるため、前述の２
人力ＯＲゲートはない、。４は他のＯＲゲート部である
。
２９分周器集積回路の配置図である。リング力？、ンタ
部１は２段のフリップフロップ、シフヒレ２２９部２は
１段のフリップフロップで構成して姿、す、Ｍ１〜Ｍ３
がマスターフリップフロップ部１． Ｓ ｓ〜Ｓ３がス
レーブフリップフロップ部を示している。この回路では
シフｉ・レジスタ部２が１段だけであるため、前述の２
人力ＯＲゲートはない、。４は他のＯＲゲート部である
。
図、から明らかなように帰還路配置ｍＡ、Ｂが非常・：
′１ に短かくなっていることがわかる。
′１ に短かくなっていることがわかる。
ちなみに計算機シミュレーシュンによれば、帰還路が長
い第２図の従来回路に比較し、第４図の実施例による場
合では、最高分周周波数で約１５％高くなっている。
い第２図の従来回路に比較し、第４図の実施例による場
合では、最高分周周波数で約１５％高くなっている。
第１図は従来の一般的な２モジュラス分周器の集積回路
構成図、第２図はその変形構成図、第３図は第１図の回
路に対応する本発明の一実施例の構成図、第４図は同じ
く第２図の回路に対応する他の実施例の構成図、第５図
は実際に試作した１ ２８／１２９分周器集積回路の構
成図である。 １・・・リングカウンタ部、２・・・シフトレジスタ部
、３・・・拡張器部、Ｇｌａ ｔｌ）、 Ｇｔ ３１２
）、・・・、Ｇｔ３（ｋ−１）、Ｇ２３ｍ、Ｇ２５（２
）、−、Ｇ２３（ｋ−１）・・・２人力ＯＲゲート。 出願人代理人 弁理士 鈴江武彦
構成図、第２図はその変形構成図、第３図は第１図の回
路に対応する本発明の一実施例の構成図、第４図は同じ
く第２図の回路に対応する他の実施例の構成図、第５図
は実際に試作した１ ２８／１２９分周器集積回路の構
成図である。 １・・・リングカウンタ部、２・・・シフトレジスタ部
、３・・・拡張器部、Ｇｌａ ｔｌ）、 Ｇｔ ３１２
）、・・・、Ｇｔ３（ｋ−１）、Ｇ２３ｍ、Ｇ２５（２
）、−、Ｇ２３（ｋ−１）・・・２人力ＯＲゲート。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）ｎ個の遅延フリップフロップからなるリング力ラ
ウンタ部、ｋ個の遅延フリップフロップからなるシフト
レジスタ部、およびｍ個の１／２分周器からなる拡張器
部を集積形成し、分周比を１／（２ｎ−２）と１／ （
２ｎ −２ｍ＋ｋ ）との間で切換えられる２モジュラ
ス分゛周器を構成する半導体集積回路において、前記リ
ングカウンタ部のｎ個の遅延フリップ７０ツブ列を途中
で折返すようにパターン配置し、このリングカウンタ部
最終段に続けて前記シフトレジスタ部のに個の遅延フリ
ップフロップ列を配置したこぶを特徴とする半導体集積
回路。 - （２） 前記シフトレジスタ部の各段出力はそれぞれ２
人力オアゲートを介して前記リングカウンタ部の初段に
帰還するようにした特許請求の範囲第１頂！；ｌ齢の光
遊揄燦縞］Ｌ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24632083A JPS60139025A (ja) | 1983-12-27 | 1983-12-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24632083A JPS60139025A (ja) | 1983-12-27 | 1983-12-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60139025A true JPS60139025A (ja) | 1985-07-23 |
| JPH0588569B2 JPH0588569B2 (ja) | 1993-12-22 |
Family
ID=17146797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24632083A Granted JPS60139025A (ja) | 1983-12-27 | 1983-12-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60139025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223224A (ja) * | 1989-02-23 | 1990-09-05 | Oki Electric Ind Co Ltd | 可変分周回路 |
-
1983
- 1983-12-27 JP JP24632083A patent/JPS60139025A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223224A (ja) * | 1989-02-23 | 1990-09-05 | Oki Electric Ind Co Ltd | 可変分周回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0588569B2 (ja) | 1993-12-22 |
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