JPH01261021A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH01261021A
JPH01261021A JP63089991A JP8999188A JPH01261021A JP H01261021 A JPH01261021 A JP H01261021A JP 63089991 A JP63089991 A JP 63089991A JP 8999188 A JP8999188 A JP 8999188A JP H01261021 A JPH01261021 A JP H01261021A
Authority
JP
Japan
Prior art keywords
output
integrated circuit
semiconductor integrated
buffer
circuit device
Prior art date
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Pending
Application number
JP63089991A
Other languages
English (en)
Inventor
Hiroshi Nishida
宏 西田
Yoshiya Kogure
小暮　佳也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH01261021A publication Critical patent/JPH01261021A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に出力バッファ
の同時動作を回避する半導体集積回路装置に関する。
〔従来の技術〕
従来、この種の半導体集積回路装置は第３図に示すよう
に入力バッファ２３、内部論理口ＦＦ＆２４、及び出力
バッファ２５より構成され、内部論理回路２４から出力
バッファ２５に直接信号を入力させていた。
２０〜２２は入力端子、２６〜２８は出力端子である。
〔発明が解決しようとする課題〕
上述した複数の出力バッファを有する半導体集積回路装
置において、各々の出力信号遅延差は配線容量やゲート
容量によるもので、わずかである。
そのため、出力バッファは同時に動作するため、半導体
集積回路装置内の電源ａ　（ＶＤＤ、ＧＮＤ）にノイズ
が発生する。このノイズが半導体集積回路装置内の電源
線を伝わって他の入力バッファ、特にノイズマージンの
少ないＴＴＬインターフェイスレベル人カバヅファの低
レベル側に伝わると、入力バッファは信号が入力された
のと同様な状態になり、ノイズを信号として内部回路に
伝えてしまうため、回路が誤動作を起こすという欠点が
ある。
本発明の目的は前記課題を解消した半導体集積回路装置
を提供することにある。
〔課題を解決するための手段〕
上記目的を達成するため、本発明においては、複数の出
力バッファを有する半導体集積回路装置において、各々
異なる遅延素子を前記出力バッファの入力部に接続した
ものである。
〔実施例〕
次に本発明について図面を参照して説明する。
図において、内部論理回路１の前段に入力バッファ（図
示路）を、また後段の出力バッファ５を有する点は従来
と同じである。
本発明の半導体集積回路は第１図に示すように出力バッ
ファ５のバッファ入力部１０．１１．１２に遅延量の異
なる遅延素子２，３．４を接続し、それぞれの遅延素子
２，３．４の遅延量ａ、ｂ、ｃにより、出力バッファ５
の同時動作を回避したものである。出力バッファ５の出
力波形を第２図に示す。ｄは配線容量であり、ａは遅延
素子２の遅延量、ｂは遅延素子３の遅延量、Ｃは遅延素
子４の遅延量である。よって出力バッファ５の各出力端
子６〜９の出力波形１３〜１６の位相はすれており、出
力バッファ５の出力同時動作が回避される。
尚、実施例では遅延素子としてバッファで説明したか、
これに限るものではない。
〔発明の効果〕
以上説明したように本発明は、複数の出力バッファを有
する半導体集積回路装置において各々異なる遅延素子を
出力バッファの入力に接続することによって、従来に比
べて出力同時動作によるノイズの発生を抑え、ＤＣ特性
の良い半導体集積回路装置が提供できる効果を有する。
【図面の簡単な説明】
第１図は本発明の半導体集積回路装置を示す図、第２図
は第１図の出力バッファの出力波形図、第３図は従来の
半導体集積回路装置を示す図である。 １．２４・・・内部論理回路 ２．３．４・・・遅延素子 ５．２５・・・出力バッファ ６、７．８．９．２６．２７．２８・・・出力端子１０
、１１．１２・・・バッファ入力部１３、１４．１５．
１６・・・出力波形ａ、ｂ、ｃ・・・遅延量 ｄ・・・配線遅延量 特許出願人　　日本電気株式会社 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. （１）複数の出力バッファを有する半導体集積回路装置
    において、各々異なる遅延素子を前記出力バッファの入
    力部に接続したことを特徴とする半導体集積回路装置。
JP63089991A 1988-04-12 1988-04-12 半導体集積回路装置 Pending JPH01261021A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7522317B2 (en) 2000-12-20 2009-04-21 Seiko Epson Corporation Image reading device

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US7522317B2 (en) 2000-12-20 2009-04-21 Seiko Epson Corporation Image reading device

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