JPH04292015A - 高出力スイッチング・トランジスタを制御する回路 - Google Patents
高出力スイッチング・トランジスタを制御する回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
- H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は、直列に結合された出力
スイッチング・トランジスタを制御する回路に関し、特
に、直列に結合されたトランジスタのうち一方のみが一
度にオンする回路に関する。
スイッチング・トランジスタを制御する回路に関し、特
に、直列に結合されたトランジスタのうち一方のみが一
度にオンする回路に関する。
【０００２】
【従来の技術】電源，回転中のモータ等のために電力を
供給するために用いられる多くの集積回路では、ＭＯＳ
トランジスタのような２つのトランジスタを電流が流れ
る電極で直列に結合し、一端（電流が流れる電極の一方
）はＶ＋供給電源に結合し、他端（電流が流れる電極の
他方）はグランド等に結合し、出力は２つのトランジス
タを結合する端子で供給される。制御信号入力端子は、
各々のトランジスタの制御電極と結合し、他方のトラン
ジスタがオフしている時に一方のトランジスタをオンさ
せる。この回路配置で問題となるのは、両方のトランジ
スタが同時にオンするときである。これはＶ＋供給電源
とグランドとをほとんど短絡させることとなる。
供給するために用いられる多くの集積回路では、ＭＯＳ
トランジスタのような２つのトランジスタを電流が流れ
る電極で直列に結合し、一端（電流が流れる電極の一方
）はＶ＋供給電源に結合し、他端（電流が流れる電極の
他方）はグランド等に結合し、出力は２つのトランジス
タを結合する端子で供給される。制御信号入力端子は、
各々のトランジスタの制御電極と結合し、他方のトラン
ジスタがオフしている時に一方のトランジスタをオンさ
せる。この回路配置で問題となるのは、両方のトランジ
スタが同時にオンするときである。これはＶ＋供給電源
とグランドとをほとんど短絡させることとなる。
【０００３】この問題を解決するため従来技術では、制
御信号入力端子をトランジスタの一方の制御電極と結合
し、インバ−タを通じて他のトランジスタの制御電極と
結合していた。さらに、抵抗器および容量等の受動素子
を用いて、少なくとも１つの制御電極に印加する制御信
号を遅らせている。この遅延によって、両方のトランジ
スタが同時に切り換わることを防いでいる。適切な遅延
時間（抵抗および容量の値）を決定し、両方のトランジ
スタを決して同時にオンしないようにするため製造プロ
セスにおいては、パワ−・トランジスタの推定される容
量の変化，温度および製造プロセスそのものを考慮にい
れなければならない。その結果、遅延させるためには余
分なマ−ジンが必要となり、これはスイッチング速度に
大きな影響を及ぼす。また、上述の容量の変化は比較的
一定の最大値を維持するので、従来の回路でスイッチン
グ速度を向上させることは困難である。
御信号入力端子をトランジスタの一方の制御電極と結合
し、インバ−タを通じて他のトランジスタの制御電極と
結合していた。さらに、抵抗器および容量等の受動素子
を用いて、少なくとも１つの制御電極に印加する制御信
号を遅らせている。この遅延によって、両方のトランジ
スタが同時に切り換わることを防いでいる。適切な遅延
時間（抵抗および容量の値）を決定し、両方のトランジ
スタを決して同時にオンしないようにするため製造プロ
セスにおいては、パワ−・トランジスタの推定される容
量の変化，温度および製造プロセスそのものを考慮にい
れなければならない。その結果、遅延させるためには余
分なマ−ジンが必要となり、これはスイッチング速度に
大きな影響を及ぼす。また、上述の容量の変化は比較的
一定の最大値を維持するので、従来の回路でスイッチン
グ速度を向上させることは困難である。
【０００４】
【発明が解決しようとする課題】本発明は、新規な改良
された制御回路を含む出力スイッチング回路を提供する
ことを目的とする。
された制御回路を含む出力スイッチング回路を提供する
ことを目的とする。
【０００５】本発明は、スイッチング時間が温度および
製造プロセスの変化に依存しない制御回路を含む、新規
な改良された出力スイッチング集積回路を提供すること
を目的とする。
製造プロセスの変化に依存しない制御回路を含む、新規
な改良された出力スイッチング集積回路を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記および他の目的は、
スイッチング・トランジスタのペア（ｐａｉｒ）を含む
高出力スイッチング回路によって達成され、そのトラン
ジスタは直列に結合された電流が流れる電極を有し、２
つの入力ゲ−トのペアは、２つのトランジスタの異なる
制御電極に各々結合される出力と結合する。ゲ−トの一
方の入力には制御信号が加えられ、ゲ−トの他の入力に
は位相のずれた（ｏｕｔ−ｏｆ−ｐｈａｓｅ）制御信号
が加えられる。各々のゲ−トの他の入力は反対側のトラ
ンジスタの制御電極と結合し、他のトランジスタがオフ
であるときのみ、スイッチング・トランジスタの一方が
オンする。
スイッチング・トランジスタのペア（ｐａｉｒ）を含む
高出力スイッチング回路によって達成され、そのトラン
ジスタは直列に結合された電流が流れる電極を有し、２
つの入力ゲ−トのペアは、２つのトランジスタの異なる
制御電極に各々結合される出力と結合する。ゲ−トの一
方の入力には制御信号が加えられ、ゲ−トの他の入力に
は位相のずれた（ｏｕｔ−ｏｆ−ｐｈａｓｅ）制御信号
が加えられる。各々のゲ−トの他の入力は反対側のトラ
ンジスタの制御電極と結合し、他のトランジスタがオフ
であるときのみ、スイッチング・トランジスタの一方が
オンする。
【０００７】上述の課題を解決する出力スイッチング回
路を作製する方法は、制御電極およびの電流が流れる２
つの電極を各々が有する第１および第２スイッチング・
トランジスタを準備する段階、スイッチング・トランジ
スタの各々は１つの半導体基板内に複数個のトランジス
タを含み、制御電極および電流が流れる電極と並列に結
合し、第１および第２スイッチング・トランジスタの電
流が流れる電極を、直列に結合する段階、スイッチング
・トランジスタの各々の制御電極間に、複数個の第１ト
ランジスタと結合する制御端子および複数個の第２トラ
ンジスタと結合する検出端子を準備する段階、制御回路
を準備する段階、およびスイッチング・トランジスタの
各々の制御および検出端子を制御回路に結合し、スイッ
チング・トランジスタの他方がオフした後でのみ、制御
信号に応答して、スイッチング・トランジスタの一方を
オンさせる段階から構成される。
路を作製する方法は、制御電極およびの電流が流れる２
つの電極を各々が有する第１および第２スイッチング・
トランジスタを準備する段階、スイッチング・トランジ
スタの各々は１つの半導体基板内に複数個のトランジス
タを含み、制御電極および電流が流れる電極と並列に結
合し、第１および第２スイッチング・トランジスタの電
流が流れる電極を、直列に結合する段階、スイッチング
・トランジスタの各々の制御電極間に、複数個の第１ト
ランジスタと結合する制御端子および複数個の第２トラ
ンジスタと結合する検出端子を準備する段階、制御回路
を準備する段階、およびスイッチング・トランジスタの
各々の制御および検出端子を制御回路に結合し、スイッ
チング・トランジスタの他方がオフした後でのみ、制御
信号に応答して、スイッチング・トランジスタの一方を
オンさせる段階から構成される。
【０００８】
【実施例】図１は、本発明による高出力スイッチング回
路の回路図である。その回路はスイッチング・トランジ
スタ１２，１４のペアを含み、本実施例ではＭＯＳ高出
力スイッチング・トランジスタである。トランジスタ１
２は、制御電極１６および電流が流れる２つの電極１８
，２０を有する。トランジスタ１４は、制御電極２２お
よび電流が流れる２つの電極２４，２６を有する。トラ
ンジスタ１２，１４は直列に結合し、これはトランジス
タ１２の電極２０とトランジスタ１４の電極２４とを結
合することによってなされる。回路が動作する際は、電
極１８は供給出力Ｖ＋と通常結合し、電極２６はグラン
ドのような基準電位に結合される。出力端子２８は、電
極２０，２４の結合部分に結合される。
路の回路図である。その回路はスイッチング・トランジ
スタ１２，１４のペアを含み、本実施例ではＭＯＳ高出
力スイッチング・トランジスタである。トランジスタ１
２は、制御電極１６および電流が流れる２つの電極１８
，２０を有する。トランジスタ１４は、制御電極２２お
よび電流が流れる２つの電極２４，２６を有する。トラ
ンジスタ１２，１４は直列に結合し、これはトランジス
タ１２の電極２０とトランジスタ１４の電極２４とを結
合することによってなされる。回路が動作する際は、電
極１８は供給出力Ｖ＋と通常結合し、電極２６はグラン
ドのような基準電位に結合される。出力端子２８は、電
極２０，２４の結合部分に結合される。
【０００９】本実施例ではＮＡＮＤゲ−ト３０，３２で
ある第１および第２の２つの入力ゲ−トを準備する。Ｎ
ＡＮＤゲ−ト３０の第１入力は制御信号入力端子３４と
結合し、ＮＡＮＤゲ−ト３２の第１入力はインバ−タ３
６を通じて入力端子３４と結合する。ＮＡＮＤゲ−ト３
０の出力端子は、インバ−タ３８を通じてスイッチング
・トランジスタ１２の制御電極１６と結合する。制御電
極１６は、インバ−タ４０を通じてＮＡＮＤゲ−ト３２
の他方の入力と結合する。ＮＡＮＤゲ−ト３２の出力端
子は、インバ−タ４４を通じてトランジスタ１４の制御
電極２２と結合する。制御電極２２はインバ−タ４２を
通じてＮＡＮＤゲ−ト３０の他方の入力と結合する。こ
の回路は１つのチップに集積しやすいように設計されて
いるが、別の用途のために他のゲ−トおよび論理回路を
使用することも可能である。
ある第１および第２の２つの入力ゲ−トを準備する。Ｎ
ＡＮＤゲ−ト３０の第１入力は制御信号入力端子３４と
結合し、ＮＡＮＤゲ−ト３２の第１入力はインバ−タ３
６を通じて入力端子３４と結合する。ＮＡＮＤゲ−ト３
０の出力端子は、インバ−タ３８を通じてスイッチング
・トランジスタ１２の制御電極１６と結合する。制御電
極１６は、インバ−タ４０を通じてＮＡＮＤゲ−ト３２
の他方の入力と結合する。ＮＡＮＤゲ−ト３２の出力端
子は、インバ−タ４４を通じてトランジスタ１４の制御
電極２２と結合する。制御電極２２はインバ−タ４２を
通じてＮＡＮＤゲ−ト３０の他方の入力と結合する。こ
の回路は１つのチップに集積しやすいように設計されて
いるが、別の用途のために他のゲ−トおよび論理回路を
使用することも可能である。
【００１０】図１に示す回路１０では、例えばデュ−テ
ィ比が５０パ−セントである方形波を入力端子３４に印
加する。入力端子３４が正であるとき、正の信号はＮＡ
ＮＤゲ−ト３０の第１入力に印加され、負の信号はＮＡ
ＮＤゲ−ト３２の第１入力に印加される。ＮＡＮＤゲ−
ト３２の少なくとも１つの入力が負であるから、制御電
極２２に供給される反転された信号は負である。その結
果、正の信号はインバ−タ４２によってＮＡＮＤゲ−ト
３０の第２入力に供給され、制御電極１６に供給される
信号は正となる。入力端子３４に加える制御信号が正か
ら負へ変化するとき、信号はすべて反転し、トランジス
タ１４が切り換わるのは、制御電極１６に供給される信
号が負の信号に変化した後であり、その結果トランジス
タ１２はオフする。
ィ比が５０パ−セントである方形波を入力端子３４に印
加する。入力端子３４が正であるとき、正の信号はＮＡ
ＮＤゲ−ト３０の第１入力に印加され、負の信号はＮＡ
ＮＤゲ−ト３２の第１入力に印加される。ＮＡＮＤゲ−
ト３２の少なくとも１つの入力が負であるから、制御電
極２２に供給される反転された信号は負である。その結
果、正の信号はインバ−タ４２によってＮＡＮＤゲ−ト
３０の第２入力に供給され、制御電極１６に供給される
信号は正となる。入力端子３４に加える制御信号が正か
ら負へ変化するとき、信号はすべて反転し、トランジス
タ１４が切り換わるのは、制御電極１６に供給される信
号が負の信号に変化した後であり、その結果トランジス
タ１２はオフする。
【００１１】ＭＯＳトランジスタ１２，１４のような高
出力トランジスタを製造する際、複数個のトランジスタ
は１つの半導体基板内に形成され、制御電極および電流
が流れる電極と並列に結合する。１つの高出力トランジ
スタを形成する並列トランジスタ（並列に結合するトラ
ンジスタ）の数は、必要となる電流容量に依存するけれ
ども、通常その数は比較的大きい。並列トランジスタは
相互に結合し、リ−ド（ｌｅａｄ）長および容量を減少
させるが、いくらかの寄生容量およびリ−ド抵抗が存在
する。図２は制御電極１６，２２に対する寄生成分の等
価回路を示す。図２の等価回路では、外部接続５０は回
路の１つのコ−ナ−（ｃｏｒｎｅｒ）であり、第２外部
接続５２は対角線上の反対側のコ−ナ−である。
出力トランジスタを製造する際、複数個のトランジスタ
は１つの半導体基板内に形成され、制御電極および電流
が流れる電極と並列に結合する。１つの高出力トランジ
スタを形成する並列トランジスタ（並列に結合するトラ
ンジスタ）の数は、必要となる電流容量に依存するけれ
ども、通常その数は比較的大きい。並列トランジスタは
相互に結合し、リ−ド（ｌｅａｄ）長および容量を減少
させるが、いくらかの寄生容量およびリ−ド抵抗が存在
する。図２は制御電極１６，２２に対する寄生成分の等
価回路を示す。図２の等価回路では、外部接続５０は回
路の１つのコ−ナ−（ｃｏｒｎｅｒ）であり、第２外部
接続５２は対角線上の反対側のコ−ナ−である。
【００１２】外部接続５０と結合する第１並列トランジ
スタがオンになる時刻と、外部接続５２と結合する最終
段の並列トランジスタがオンになる時刻との間には有限
の時間間隔があり、後者の時刻は、外部接続５０に印加
される正の信号に応答するものである。高出力トランジ
スタに内在するこの遅延が原因で、インバ−タ３８によ
って供給される信号およびインバ−タ４０によって供給
される信号が、制御電極１６の同じ場所から得られるの
であれば、スイッチング・トランジスタ１２，１４両方
の少なくとも一部分は、同時に導通する可能性がある。
スタがオンになる時刻と、外部接続５２と結合する最終
段の並列トランジスタがオンになる時刻との間には有限
の時間間隔があり、後者の時刻は、外部接続５０に印加
される正の信号に応答するものである。高出力トランジ
スタに内在するこの遅延が原因で、インバ−タ３８によ
って供給される信号およびインバ−タ４０によって供給
される信号が、制御電極１６の同じ場所から得られるの
であれば、スイッチング・トランジスタ１２，１４両方
の少なくとも一部分は、同時に導通する可能性がある。
【００１３】この問題を解決するために本発明では、制
御端子すなわち外部接続５０，および検出端子すなわち
外部接続５２を各々の高出力トランジスタの制御電極で
使用している。インバ−タ３８の出力は制御端子（５０
）と結合し、インバ−タ４０の入力は検出端子（５２）
と結合する。インバ−タ４２，４４の入力および出力は
、トランジスタ１４の制御電極２２と同様に結合される
。こうして、トランジスタの制御入力信号は少なくとも
第１並列トランジスタに印加され、トランジスタの状態
は少なくとも第２並列トランジスタによって検出され、
その第２並列トランジスタは第１並列トランジスタと十
分に距離を隔てて配置され、検出信号が供給される前に
高出力トランジスタの確実な動作を保証する。本実施例
ではすべてのスイッチング回路は、１つの半導体チップ
に集積され、インバ−タ３８，４０，４２，４４はトラ
ンジスタ１２，１４と相互に結合し、寄生成分の影響を
さらに減少させる。
御端子すなわち外部接続５０，および検出端子すなわち
外部接続５２を各々の高出力トランジスタの制御電極で
使用している。インバ−タ３８の出力は制御端子（５０
）と結合し、インバ−タ４０の入力は検出端子（５２）
と結合する。インバ−タ４２，４４の入力および出力は
、トランジスタ１４の制御電極２２と同様に結合される
。こうして、トランジスタの制御入力信号は少なくとも
第１並列トランジスタに印加され、トランジスタの状態
は少なくとも第２並列トランジスタによって検出され、
その第２並列トランジスタは第１並列トランジスタと十
分に距離を隔てて配置され、検出信号が供給される前に
高出力トランジスタの確実な動作を保証する。本実施例
ではすべてのスイッチング回路は、１つの半導体チップ
に集積され、インバ−タ３８，４０，４２，４４はトラ
ンジスタ１２，１４と相互に結合し、寄生成分の影響を
さらに減少させる。
【００１４】図３における波形Ａは入力端子３４に印加
する制御信号を示し、これは約５０パ−セントのデュ−
ティ・サイクルを有する方形波であるが、実際に使用す
る際は他の型の制御信号を使用することも可能である。 波形ＢはＮＡＮＤゲ−ト３０によって供給される制御信
号であり、これはインバ−タ３８を通じて制御電極１６
の制御端子（５０）に供給される。波形Ｃは制御電極１
６の検出端子（５２）からインバ−タ４０に供給される
検出信号である。波形ＤはＮＡＮＤゲ−ト３２によって
供給される制御信号であり、これはインバ−タ４４を通
じて制御電極２２の制御端子に供給される。波形Ｅは制
御電極２２の検出端子で現われる検出信号である。波形
Ｆは出力端子２８で現われる出力信号である。
する制御信号を示し、これは約５０パ−セントのデュ−
ティ・サイクルを有する方形波であるが、実際に使用す
る際は他の型の制御信号を使用することも可能である。 波形ＢはＮＡＮＤゲ−ト３０によって供給される制御信
号であり、これはインバ−タ３８を通じて制御電極１６
の制御端子（５０）に供給される。波形Ｃは制御電極１
６の検出端子（５２）からインバ−タ４０に供給される
検出信号である。波形ＤはＮＡＮＤゲ−ト３２によって
供給される制御信号であり、これはインバ−タ４４を通
じて制御電極２２の制御端子に供給される。波形Ｅは制
御電極２２の検出端子で現われる検出信号である。波形
Ｆは出力端子２８で現われる出力信号である。
【００１５】ＮＡＮＤゲ−ト３０に印加する制御信号（
波形Ａ）が正に変わるとき、ＮＡＮＤゲ−ト３２に印加
される反転した信号は負になる。ＮＡＮＤゲ−ト３２の
少なくとも１つの入力が負であるから、第２入力を待つ
ことなしに、正の出力が直ちに有効となる。ＮＡＮＤゲ
−ト３２の正の出力は、インバ−タ４４によって反転さ
れ（波形Ｄ）、制御電極２２の制御端子に印加され、ト
ランジスタ１４をオフさせ始める。負の制御信号は、制
御電極２２の寄生成分を通じて伝播し、時間Ｔ１でトラ
ンジスタ１４をオフさせる。時間Ｔ１で検出信号は、検
出端子（波形Ｅ）で切り換わり、インバ−タ４２を通じ
てＮＡＮＤゲ−ト３０の第２入力に印加される。両者は
正の入力であるから、ＮＡＮＤゲ−ト３０は負の出力を
与え、その出力はインバ−タ３８（波形Ｂ）によって反
転する。制御電極１６の制御端子（５０）に印加する正
の制御信号は、トランジスタ１２をオンさせ、出力端子
２８で出力信号を供給する。入力信号が負に切り換わる
と、上述の手続きは繰り返される。
波形Ａ）が正に変わるとき、ＮＡＮＤゲ−ト３２に印加
される反転した信号は負になる。ＮＡＮＤゲ−ト３２の
少なくとも１つの入力が負であるから、第２入力を待つ
ことなしに、正の出力が直ちに有効となる。ＮＡＮＤゲ
−ト３２の正の出力は、インバ−タ４４によって反転さ
れ（波形Ｄ）、制御電極２２の制御端子に印加され、ト
ランジスタ１４をオフさせ始める。負の制御信号は、制
御電極２２の寄生成分を通じて伝播し、時間Ｔ１でトラ
ンジスタ１４をオフさせる。時間Ｔ１で検出信号は、検
出端子（波形Ｅ）で切り換わり、インバ−タ４２を通じ
てＮＡＮＤゲ−ト３０の第２入力に印加される。両者は
正の入力であるから、ＮＡＮＤゲ−ト３０は負の出力を
与え、その出力はインバ−タ３８（波形Ｂ）によって反
転する。制御電極１６の制御端子（５０）に印加する正
の制御信号は、トランジスタ１２をオンさせ、出力端子
２８で出力信号を供給する。入力信号が負に切り換わる
と、上述の手続きは繰り返される。
【００１６】
【発明の効果】開示された高出力スイッチング回路は論
理ゲ−トを使用し、高出力トランジスタの状態を切り換
え、直列回路の欠点を克服する。さらに、直列に結合さ
れる高出力トランジスタのペア内の第２トランジスタは
、第１トランジスタが完全にオフになるまでオンに切り
換わらず、直列回路として機能しない。本回路は、遅延
させるための外部要素を必要とせず、その結果タイミン
グを最小にすることが可能である。さらに、本回路は簡
潔なものであり、１つの半導体チップに集積することが
容易である。
理ゲ−トを使用し、高出力トランジスタの状態を切り換
え、直列回路の欠点を克服する。さらに、直列に結合さ
れる高出力トランジスタのペア内の第２トランジスタは
、第１トランジスタが完全にオフになるまでオンに切り
換わらず、直列回路として機能しない。本回路は、遅延
させるための外部要素を必要とせず、その結果タイミン
グを最小にすることが可能である。さらに、本回路は簡
潔なものであり、１つの半導体チップに集積することが
容易である。
【００１７】これまで本発明の特定の実施例を説明し、
開示してきたが、更なる改良および変更は当業者にとっ
て必要となるであろう。しかし、本発明は上述の特定の
実施例に制限されず、本発明の精神および目的から逸脱
しないすべての改良は、請求の範囲内に含まれるもので
あることを意図する。
開示してきたが、更なる改良および変更は当業者にとっ
て必要となるであろう。しかし、本発明は上述の特定の
実施例に制限されず、本発明の精神および目的から逸脱
しないすべての改良は、請求の範囲内に含まれるもので
あることを意図する。
【図１】本発明の実施例である高出力スイッチング回路
の回路図である。
の回路図である。
【図２】ＭＯＳトランジスタの制御電極における寄生成
分に対する等価回路である。
分に対する等価回路である。
【図３】図１の種々の端子における波形およびタイミン
グの相関関係を示す。
グの相関関係を示す。
１０ 高出力ＭＯＳスイッチング回路１２，１４
高出力ＭＯＳスイッチング・トランジスタ１６，２２
制御電極 １８，２０，２４，２６ 電極 ２８ 出力端子 ３０，３２ ＮＡＮＤゲ−ト ３４ 入力端子 ３６，３８，４０，４２，４４ インバ−タ５０
制御端子 ５２ 検出端子
高出力ＭＯＳスイッチング・トランジスタ１６，２２
制御電極 １８，２０，２４，２６ 電極 ２８ 出力端子 ３０，３２ ＮＡＮＤゲ−ト ３４ 入力端子 ３６，３８，４０，４２，４４ インバ−タ５０
制御端子 ５２ 検出端子
Claims (3)
- 【請求項１】 制御電極（１６，２２）および電流が
流れる２つの電極（１８，２０および２４，２６）を各
々が有する２つのＭＯＳスイッチング・トランジスタ（
１２，１４），前記電流が流れる電極を直列に結合し、
前記２つのＭＯＳスイッチング・トランジスタ（１２，
１４）を交互にオンさせる制御回路を含む高出力ＭＯＳ
スイッチング回路（１０）において：２つの入力端子お
よび１つの出力端子を各々が有する第１および第２ゲ−
ト（３０，３２）；前記第１ゲ−ト（３０）の一方の入
力端子に対しては同相な結合（３４）および前記第２ゲ
−ト（３２）の一方の入力端子に対しては反転された結
合（３６）を含む制御信号入力回路（３４，３６）；お
よび前記ＭＯＳスイッチング・トランジスタの一方であ
る（１２）の制御電極（１６）と前記第１ゲ−ト（３０
）の前記出力端子および前記第２ゲ−ト（３２）の別の
入力端子に結合する（３８，４０），および前記ＭＯＳ
スイッチング・トランジスタの他方である（１４）の制
御電極（２２）と前記第２ゲ−ト（３２）の前記出力端
子および前記第１ゲ−ト（３０）の別の入力端子に結合
する（４２，４４）によって、前記ＭＯＳスイッチング
・トランジスタの他方（１４または１２）がオフした後
にのみ、前記ＭＯＳスイッチング・トランジスタの一方
（１２または１４）をオンさせる結合手段（３８，４０
，４２，４４）；から構成されることを特徴とする高出
力ＭＯＳスイッチング回路（１０）。 - 【請求項２】 第１および第２ＭＯＳスイッチング・
トランジスタ（１２，１４）の各々は、制御電極（１６
，２２）および２つの電流が流れる電極（１８，２０お
よび２４，２６）を有し、前記ＭＯＳスイッチング・ト
ランジスタ（１２，１４）の各々は、１つの半導体基板
内で形成される複数個のトランジスタを含み、前記制御
電極（１６，２２）および電流が流れる電極（１８，２
０および２４，２６）と並列に結合し、直列に結合され
る第１および第２ＭＯＳスイッチング・トランジスタ（
１２，１４）；および２つの入力端子および１つの出力
端子を各々が有する第１および第２ゲ−ト（３０，３２
），前記第１ゲ−ト（３０）の入力端子の一方に対して
は同相な制御信号結合（３４）および前記第２ゲ−ト（
３２）の入力端子の他方に対しては反転した制御信号結
合（３６）を含む制御信号入力回路（３４，３６）、お
よび前記ＭＯＳスイッチング・トランジスタの一方であ
る（１２）の前記制御電極（１６）と前記第１ゲ−ト（
３０）の前記出力端子および前記第２ゲ−ト（３２）の
他方の入力端子に結合する（３８，４０），および前記
第２ＭＯＳスイッチング・トランジスタ（１４）の前記
制御電極（２２）と前記第２ゲ−ト（３２）の前記出力
端子に結合し、前記第１ゲ−ト（３０）の他方の入力端
子に結合する（４２，４４）によって、前記ＭＯＳスイ
ッチング・トランジスタの他方（１４または１２）がオ
フした後にのみ、前記ＭＯＳスイッチング・トランジス
タの一方（１２または１４）をオンさせる結合手段（３
８，４０，４２，４４）を含む制御回路；から構成され
ることを特徴とする出力スイッチング回路（１０）。 - 【請求項３】 制御電極（１６，２２）および２つの
電流が流れる電極（１８，２０および２４，２６）を各
々が有する第１および第２スイッチング・トランジスタ
（１２，１４）を準備し、前記スイッチング・トランジ
スタ（１２，１４）の各々は、１つの半導体基板内に形
成される複数個のトランジスタを含み、前記制御電極（
１２，１４）および電流が流れる電極（１８，２０およ
び２４，２６）と並列に結合し、前記第１および第２ス
イッチング・トランジスタ（１２，１４）の前記電流が
流れる電極（１８，２０および２４，２６）を直列に結
合する段階；前記スイッチング・トランジスタ（１２，
１４）内に、それぞれ前記複数個の第１トランジスタと
結合する制御端子（５０）および前記複数個の第２トラ
ンジスタと結合する検出端子（５２）を準備する段階；
制御回路（３０，３２，３４，３６，３８，４０，４２
，４４）を準備する段階；および前記スイッチング・ト
ランジスタ（１２，１４）の各々の前記制御（５０）お
よび検出（５２）端子と前記制御回路を結合し、前記ス
イッチング・トランジスタ（１４，１２）の他方がオフ
した後でのみ、制御信号入力に応答して、前記スイッチ
ング・トランジスタ（１２，１４）の一方をオンさせる
段階；から構成されることを特徴とする出力スイッチン
グ回路を作製する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/631,511 US5155398A (en) | 1990-12-21 | 1990-12-21 | Control circuit for high power switching transistor |
| US631511 | 1996-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04292015A true JPH04292015A (ja) | 1992-10-16 |
Family
ID=24531521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3354451A Pending JPH04292015A (ja) | 1990-12-21 | 1991-12-20 | 高出力スイッチング・トランジスタを制御する回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155398A (ja) |
| JP (1) | JPH04292015A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404052A (en) * | 1992-10-29 | 1995-04-04 | The United States Of America As Represented By The United States Department Of Energy | Base drive circuit |
| EP0634838A1 (en) * | 1993-06-15 | 1995-01-18 | Texas Instruments Deutschland Gmbh | Circuit assembly for controlling a MOS field effect transistor push-pull stage |
| US6061218A (en) * | 1997-10-03 | 2000-05-09 | Motorola, Inc. | Overvoltage protection device and method for increasing shunt current |
| US7187226B2 (en) * | 2004-07-01 | 2007-03-06 | Analog Devices, Inc. | Anti-cross conduction drive control circuit and method |
| US8558584B2 (en) | 2010-11-30 | 2013-10-15 | Infineon Technologies Ag | System and method for bootstrapping a switch driver |
| US8310281B2 (en) * | 2010-11-30 | 2012-11-13 | Infineon Technologies Ag | System and method for driving a cascode switch |
| US8487664B2 (en) | 2010-11-30 | 2013-07-16 | Infineon Technologies Ag | System and method for driving a switch |
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| JPS6429116A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Output driver circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142626A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | 出力バツフア回路 |
| US4438356A (en) * | 1982-03-24 | 1984-03-20 | International Rectifier Corporation | Solid state relay circuit employing MOSFET power switching devices |
| NL8303835A (nl) * | 1983-11-08 | 1985-06-03 | Philips Nv | Digitale signaalomkeerschakeling. |
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| JPH01227523A (ja) * | 1988-03-07 | 1989-09-11 | Oki Electric Ind Co Ltd | 電流スイッチ回路 |
-
1990
- 1990-12-21 US US07/631,511 patent/US5155398A/en not_active Expired - Lifetime
-
1991
- 1991-12-20 JP JP3354451A patent/JPH04292015A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
| JPS53149755A (en) * | 1977-03-31 | 1978-12-27 | Toshiba Corp | Buffer circuit |
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| JPS6429116A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Output driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5155398A (en) | 1992-10-13 |
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