DE69101443T2

DE69101443T2 - Übertragungsverbindung.

Info

Publication number: DE69101443T2
Application number: DE69101443T
Authority: DE
Inventors: Lars Carlstedt
Original assignee: Carlstedt Elektronik AB
Current assignee: Carlstedt Elektronik AB
Priority date: 1990-08-02
Filing date: 1991-08-01
Publication date: 1994-06-23
Anticipated expiration: 2011-08-02
Also published as: CA2086556A1; JPH05509212A; ES2050544T3; IL99050A0; SE9002559D0; EP0541675B1; EP0541675A1; IL99050A; AU647515B2; ZA916122B; AU8314591A; WO1992002988A1; TW222730B; DE69101443D1; LTIP383A; US5259002A; CN1058681A; NZ239243A

Description

Diese Erfindung betrifft eine elektronische Übertragungs-Verbindung für eine bitserielle Übertragung, die eingesetzt wird, wenn Geschwindigkeit und Leistung von Bedeutung sind.

HINTERGRUND DER ERFINDUNG

Bei Übertragungsverbindungen für digitale Übertragungen auf Wafern, zwischen Wafern, auf gedruckten Leiterplatten und in Gehäusen hat sich mit den wachsenden Anforderungen an Geschwindigkeit und Leistung für die Art elektronischer Anwendungen, die die vorgenannten Techniken einsetzen, ein wachsendes Problem ergeben. Ein spezieller Anwendungsbereich liegt bei digitalen elektronischen Geräten, wie z.B bei digitalen Computern. Die erfindungsgemäße Übertragungsverbindung wurde für Übertragungen über Distanzen in der Größenordnung von ein paar mm innerhalb eines Chips entwickelt.
Die meisten Verbesserungen betrafen die Hardwareseite. Die Einführung von VLSI und der Fortschritt in der Lithographie haben es möglich gemacht, Computer auf einem einzigen Chip zu fertigen, die vor fünf Jahren noch Super-Computer waren. Die Dimensionen sind exponentiell geschrumpft und sind zur Zeit kleiner als 1µm. Sowohl die Taktrate als auch die Anzahl aktiver Transistoren haben sich um viele Größenordnungen erhöht. Nachdem die Packungsdichte sehr dicht und die Betriebsgeschwindigkeit extrem hoch wurde, wurden Leitungen mit ein paar mm in einem derartigen Chip sehr empfindlich gegenüber Störungen sowohl von externen Störungsquellen als auch von den internen Schaltungen.

AUFGABEN DER ERFINDUNG

Eine Aufgabe der Erfindung ist die Schaffung einer Übertragungsverbindung für eine bitserielle Übertragung mit hoher Bitrate, auf der eine Übertragung zuverlässig ausgeführt werden kann.
Eine weitere Aufgabe der Erfindung ist die Schaffung einer Übertragungsverbindung, auf der ein Daten- und Taktsignal gleichzeitig, ohne das Erfordernis eines Abgleichs derÜbertragungsleitungen bezüglich Verzögerungen und Übertragungsgeschwindigkeit, übertragen werden kann.
Noch eine weitere Aufgabe der Erfindung ist die Schaffung einer Übertragungsverbindung, auf der mehr Informationen als üblich übertragen werden können, wie z.B. Kodes, die anzeigen, daß ein neues Wort übertragen oder beendet wird usw..
In dem Lehrbuch "Halbleiter-Schaltungstechnik" von U. Tietze, CH. Schenk, 5. Auflage; Springer-Verlag Berlin Heidelberg New York 1980, Seiten 616 bis 618 ist eine Signalübertragung beschrieben. Die Signalübertragung ist soweit symmetrisch, daß zwei komplementäre Signale auf einem verdrillten Zweileiterkabel jeweils auf einem Leiter übertragen werden.
Dieses Lehrbuch beschreibt somit eine gewöhnliche Datenübertragung von "1" und "0", jedoch auf zwei Leitern, und auf diese Weise wird ein schädliches Störsignal wegen der Differenzbildung in einem Komparator, der als Empfänger am Ende der Leitung eingesetzt wird, wirkungslos. Da jedoch dort eine gewöhnliche Datenübertragung auf den zwei Leitern vorliegt, werden die unterschiedlichen Bitarten auf unterschiedliche Weise übertragen , d.h. eine "1" ist ein hoher Impuls und eine "0" ist kein Impuls. Das bedeutet, daß das übertragene Signal unregelmäßig ist. Das ist der Fall in dem vorgenannten Lehrbuch. Das bedeutet auch, daß die auf den zwei Leitern komplementär übertragenen Signale in Kombination genommen, ebenfalls unregelmäßig sind, da die Übergänge zwischen verschiedenen Potentialen in den Signalen nicht gleichmäßig in der Kombination der Signale auf den zwei Leitern verteilt sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorgenannte Aufgabe wird durch ein Verfahren zur seriellen Übertragung von Teilinformationen, die mindestens von zweierlei Art sind, gelöst, wobei die erste eine binäre Ziffer "1" und die zweite eine binäre Ziffer "0" ist, und das die Schritte einschließt:
a) daß es mindestens drei analoge Signale gibt, und jede Teilinformation der ersten und der zweiten Art aus mindestens drei Signalpegeln besteht, von denen mindestens zwei dieselben sind, die auf die drei analogen Signale verteilt sind, und daß der Mittelwert der Signalpegelkonbinationen im wesentlichen konstant ist;
b) daß jedes Kombinationsinformationssignal der ersten und der zweiten Art als eine Änderung der Signalpegel der mindestens zwei analogen Signale erzeugt wird, wobei mindestens eines der analogen Signale einen unveränderten Signalpegel aufweist, und wobei die Art der Teilinformation bestimmt, welche analogen Signale veränderte Signalpegel aufweisen.
Vorzugsweise ist die Teilinformation von dreierlei Art, wobei die erste die binäre Ziffer "1, die zweite die binäre Ziffer "0", und die dritte ein "Leerlauf"-Zustand ist, und für die "Leerlauf"-Teilinformation wird mindestens ein dritter Signalpegel für alle diese Analogsignale erzeugt.
Eine erfindungsgemäße elektronische Übertragungsverbindung zur seriellen Übertragung von Teilinformationen, die mindestens von zweierlei Art sind, wobei die erste eine binäre Ziffer "1" und die zweite eine binäre Ziffer "0" ist, schließt ein:
a) daß die Anzahl der Leiter (R, S, T) mindestens drei beträgt, und daß der oder die Übertragungsport(s) (1) jede Teilinformation der ersten oder der zweiten Art in mindestens drei Signalpegel umwandelt, von denen zwei (VL) dieselben sind und einer (VH) zu diesen unterschiedlich ist, und jeden davon an einen individuellen der mindestens drei Leiter (R, S, T) liefert, wobei der Mittelwert (VZ) der Signalpegelkombinationen auf den Leitern etwa konstant ist;
b) daß der oder die Übertragungsport(s) (1) jedes Kombinationsinformationssignal der ersten und der zweiten Art als eine Änderung der Pegel der mindestens zwei Leiter bildet, wobei der Signalpegel an mindestens einem Leiters beibehalten wird, und wobei die Art der Information bestimmt, welche Leiter geänderte Pegel aufweisen.
Vorzugsweise gib es mindestens drei Arten von über die Verbindung zu übertragenden Informationssignalen, d.h., "0", "1" und "Leerlauf". Jedes kodierte Signal zur Übertragung einer "0" oder "1" kann aus einer Kombination mindestens eines ersten und eines zweiten nominalen Signalpegels bestehen, die individuell auf den Leitern der Mehrfachleiteranordnung zu erzeugen sind. Auf den Leitern entsteht eine Anzahl verschiedener Signalzustände. In jedem dieser Zustände weisen verschiedenen Leiter ein individuelles Potential auf. Die individuellen Potentiale können die dieselben oder unterschiedliche sein. Die durch die Anzahl der Leiter dividierte Summe der Potentiale auf den Leitern ergibt ein gemitteltes Potential. Dieses gemittelte Potential ist etwa konstant und unabhängig von den Signalzuständen auf den Leitern. Die Veränderung der Signalzustände längs der Leiter wird mit der Taktfrequenz der Eingangsseite des Verbindungskabels durchführt, und das Taktsignal wird somit zusammen mit den übertragenen Informationssignalen auf die Ausgangsseite übertragen.
Diese Merkmale machen es möglich, Information in einer Weise zu übertragen, die so unempfindlich gegenüber Störungen sein kann, als ob sie über ein Koaxialkabel übertragen worden wäre.
Ein Kode zur Übertragung eines Signals, das einen Leerlaufverbindungszustand darstellt, weist vorzugsweise einen nominalen Leerlaufsignalpegel auf, bevorzugt den gemittelten Pegel, der zu dem ersten und dem zweiten Nominalsignalpegel unterschiedlich ist. Wenn es drei Leiter gibt, wird während einer "0"- oder "1"-Übertragung jedes Bit durch eine Änderung der Signalpegel auf den Leitern in der Weise übertragen, daß einer der Leiter seinen Signalpegel vom ersten Pegel auf den zweiten Pegel, und ein zweiter Leiter seinen Signalpegel vom zweiten Pegel auf den ersten Pegel ändert und ein dritter Leiter seinen Pegel beibehält, und daß die Leiter, die ihre Pegel ändern, unterschiedlich für eine übertragene "0" und für eine übertragene "1" sind.
Es gibt mindestens drei verschiedene Kombinationen von Signalpegeln auf den Leitern, deren Kombinationen in einer vorgeschriebenen Reihenfolge festgelegt sind, und eine Bitart, beispielsweise "1", wird durch die Veränderung einer Kombination in der vorgeschriebenen Reihenfolge übertragen, und die andere Bitart, beispielsweise "0", wird durch eine Kombinationsänderung rückwärts gegen die vorgeschriebene Reihenfolge übertragen. Eine bitserielle Übertragung einer Bitfolge wird durch Liefern eines zu dem ersten und dem zweiten Nominalsignalpegel unterschiedlichen Leerlaufnominalsignals auf allen Leitern begonnen und beendet. Eine Bitart, beispielsweise "1", wird durch die Veränderung einer Kombination in der vorgeschriebenen Reihenfolge übertragen, und die andere Bitart, beispielsweise "0", wird durch eine Kombinationsveränderung rückwärts gegen die vorgeschriebene Reihenfolge übertragen. Der Anfang einer Signal folge nach dem Leerlaufsignal beginnt mit einem Anfangsphasenzustand, das heißt, mit einer bestimmten Kombination der Signalpegel auf den Leitern. Vorzugsweise beginnt die Übertragung mit der Übertragung eines vorbestimmten bekannten Bit, eines Polaritätsreferenzbits, das einen Wert von entweder "1" oder "0" haben kann. Der Empfangsport detektiert die Richtungsänderung der von diesem Bit verursachten Signalpegelkombination und verwendet diese Information, um eine bestimmte Änderungsrichtung mit einem bestimmten Wert -"1" oder "0"- eines jeden nachfolgenden Bits zu korrelieren. Nach der Übertragung dieses bekannten Bits wird die zu übertragende Information als eine Folge von Bits, jede "1" als eine Kombinationsänderung in einer Richtung, und jede "0" als eine Änderung in der entgegengesetzten Richtung übertragen.
Natürlich ist die Erfindung nicht auf eine serielle Signalübertragung per se beschränkt, da mehrere Mehrfachleiteranordnungen parallel zueinander vorgesehen werden können, wobei jede eine serielle Übertragung ausführt, alle zusammen jedoch parallel übertragen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Für ein tieferes Verständnis der vorliegenden Erfindung und ihrer weiteren Aufgaben und Vorteile wird nun auf die nachfolgende Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen verwiesen. Es stellen dar:
Fig. 1 ein Blockschaltbild einer Ausführungsform der erfindungsgemäßen Verbindung;
Fig. 2 ein Diagramm der Signalausführungsformen auf den Leitern in der erfindungsgemäßen Verbindung;
Fig. 3 eine Ausführungsform einer Übertragungsportschaltung;
Fig. 4 eine Ausführungsform eines Kodierers in der in Fig. 3 dargestellten Schaltung;
Fig. 5 eine Ausführungsform eines in der Portschaltung in der Fig. 3 gezeigten Treibers ;
Fig. 6 eine Ausführungsform einer Empfangsportschaltung;
Fig. 7 eine Ausführungsform einer Verstärker- und Pegeleinrichtung der in Fig. 6 dargestellten Portschaltung;
Fig. 8 eine Ausführungsform eines Vierfachzustand-Flipflop's in der in Fig. 6 dargestellten Portschaltung; und
Fig. 9 eine Ausführungsform eines Dekoders in der in Fig. 6 dargestellten Portschaltung.
Gemäß Fig. 1 ist ein Übertragungsport 1 an zwei Empfangsports 2 und 3 mit einer Mehrfachleiteranordnung mit drei Leitern R, S, T, die einen Datenpfad ergeben, angeschlossen. Der Übertragungsport 1 ist ein Ausgangsport eines Elements, das Daten auf den Datenpfad überträgt, und die Empfangsports sind Übertragungsports von Elementen, die Daten von dem Datenpfad empfangen. Die Anordnung könnte in der Form eines symmetrischen Dreileiterkabels ausgeführt sein. Die Leiter sind verdrillt oder in einer Weise angeordnet, daß sie eine gute Übertragungsleitung bilden. Die Leitung könnte abhängig vom Medium auf verschiedene Arten ausgebildet sein, wie z.B.:
a) als verdrilltes Kabel ohne Schirmung. Eine erwartete typische Impedanz liegt bei etwa 120 Ohm.
b) als Bus mit drei Leitern auf einer gedruckten Leiterplatte. Eine erwartete typische Impedanz liegt bei etwa 120 Ohm.
c) als Leiter auf einem Chip/Wafer. Eine erwartete typische Impedanz liegt bei etwa 130 Ohm.
Der Port 1 ist mit drei Eingangsleitern mit den Signalen Mi, vi und Ci dargestellt, und die Ports 2 und 3 sind jeweils mit drei Ausgangsleitern mit den Signalen Mo, vo und Co dargestellt. Es ist anzumerken, daß die Ports integrale Bestandteile verschiedener Schaltungen sein können. Die über die Leiter R, S, T zu übertragende Information ist in erster Linie eine Information, die festlegt, ob sich der Bus in einem Leerlaufzustand oder in einem aktiven Zustand befindet, und in zweiter Linie eine binäre Information in der Form einer Bitfolge ("1" oder "0"). Das Signal Mi legt fest, ob sich der Bus im Leerlaufzustand oder im aktiven Zustand befindet, wobei Mi = 1 den Bus in einen Leerlaufzustand versetzt, und Mi = 0 den Bus in einen aktiven Zustand versetzt. Das Signal vi liefert die zu übertragende digitale Information an den Bus, wenn sich der Bus in seinem aktiven Zustand befindet. Das Signal Ci ist das Taktsignal und wird ebenfalls implizit mit übertragen.
Die drei Leiter R, S, T werden in einer Weise mit kodierter Information versorgt, daß sie individuelle Signale aufweisen. Fig. 2 zeigt ein Beispiel von Signalspannungen auf den Leitern R, S, T als Funktion der Zeit. Es werden drei verschiedene nominale Signalpegel eingesetzt, d.h. VL, VZ und VH. VL und VH weisen entgegengesetzte Polaritäten an jeder Seite von VZ auf. Der Mittelwert der momentanen Signalpegel auf den drei Leitern ist konstant und gleich VZ, der vorzugsweise zu OV gewählt werden könnte.
VL = 0,5 VH;
0,5 Vref< VH< 1,0 Vref
wobei Vref der maximale Signalpegel für das Signal ist. Vref könnte beispielsweise 400 mV sein. VH wird in der in Fig. 2 dargestellten Ausführungsform zu 90% von Vref gewählt. Man muß bedenken, daß die erfindungsgemäße Übertragungsverbindung mit Hochfrequenzsignalen zu speisen ist, die nicht die idealen Impulsformen der Darstellung von Fig. 2 aufweisen. Es sollte auf allen Signalpegeln eine Toleranz gegeben sein. Diese Toleranz könnte beispielsweise +100mV sein. Die Signalpegelwerte sollten an jedem Übertragungsport für den Bus garantiert sein. Beispiele für andere Spannungspegel auf den Leitern R, S, T sind ein Potentialbereich zwischen 2,0 und 4,0 V und ein nominales gemitteltes Potential von 2,5 V.
Ein Leerlaufleiter weist die Spannung VZ auf. Ein leerlaufender Bus hat alle Leiter R, S, T auf der Spannung VZ liegen. Ein nicht leerlaufender Bus hat in der dargestellten Ausführungsform einen der Leiter auf oder über VH und zwei der Leiter auf oder unter VL. Es ist jedoch anzumerken, daß man stattdessen wählen könnte, zwei Leiter auf oder über VH und einen Leiter auf oder unter VL zu haben, aber dann ist VL = -2 VH.
Wenn wir somit feststellen, daß ein Leiter auf VZ den Zustand Z, ein Leiter auf VH den Zustand H und ein Leiter auf VL den Zustand L aufweist, dann gelten die folgenden Beziehungen:
Leerlaufbus = (Z,Z,Z)
Ph1 = (H,L,L)
Ph2 = (L,H,L)
Ph3 = (L,L,H)
wobei Ph1 bedeutet, daß der Bus den Status Ph1 aufweist, wie er in Fig. 2 zu sehen ist, Ph2, daß der Bus den Status Ph2 und Ph3, daß der Bus den Status Ph3 aufweist.
Der Bus ist so implementiert, daß er einen rotierenden Dreiphasenwert aufweist, wenn er sich im Nicht-Leerlauf befindet. Eine "1" ist als Vorwärtsrotationsschritt implementiert, eine "0" ist als ein Rückwärtsrotationsschritt implementiert. Dadurch ist es möglich, die Busleiter beliebig zu vertauschen. Das Vertauschen der Leiter bedeutet nicht nur, daß die Rotationsrichtung geändert werden kann, sondern es wird, wie es nachstehend beschrieben werden wird, die Information, unabhängig davon wie die Leiter verbunden sind, richtig über den Bus übertragen. Der in dieser Beschreibung verwendete Ausdruck "Wert" bedeutet ein binäres Wort oder ein Teil einer digitalen Information. Ein durch eine Folge von "1"-en und "0"-en dargestellter Wert wird über den Bus über die folgende Sequenz übertragen: Vor der Übertragung bezeichnet das Markierungssignal (Mi ="1") einen Bus- Leerlaufzustand. Die Übertragung beginnt mit der Änderung des Markierungssignals (auf Mi = "0"), um den Bus zur Annahme eines Nicht-Leerlaufzustandes (aktiven Zustandes) zu veranlassen. Der Bus wird auf einen Anfangsphasenzustand, beispielsweise Ph1, gesetzt und danach werden alle zu übertragenden Informationsbits als eine Folge von Vorwärts- und Rückwärtsphasenrotationen übertragen. Zum Schluß wechselt das Markierungssignal auf den Wert, der einen Leerlauf bezeichnet (Mi = "0"). Ein Vorwärtsrotation stellt eine digitale "1" dar und wählt einen neuen Zustand in der zyklischen Folge Ph1, Ph2, Ph3, Ph1 usw. Eine Rückwärtsrotation stellt eine digitale "0" dar und wählt einen neuen Zustand in der zyklischen Folge Ph1, Ph3, Ph2, Ph1 usw..
Die Bitfolge auf dem Bus besteht aus Busimpulsen, von denen einer dem anderem folgt, d.h., jeder Leiter in dem Bus weist eine Impulsfolge auf. Die Impulslänge sollte länger als ein für den gegebenen Bus definierter minimaler Wert sein.
Wie es aus Fig. 2 ersichtlich ist, weisen die Übergänge auf dem Bus die folgenden Einschränkungen auf:
Die Trennzeit tsep zwischen den Taktphasen Ph1, Ph2 usw. ist auf die 10%- und 90%-Punkte des relativen Hubs bezogen definiert, d.h. auf die Zwischenzeit, wenn ein Übergang von einem hohen Zustand in einem der Leiter R, S, T auf 90% seines maximalen Pegelwertes Vref gefallen ist und wenn ein niedriger Zustand in einem anderen Leiter mit einem Übergang von einem niedrigen in einen hohen Zustand 10% seines minimalen Pegelwerts überschritten hat. Die Trennzeit tsep sollte sowohl für den Übergang vom Leerlauf zustand zu einem Phasenzustand und umgekehrt, als auch für die Übergänge zwischen den Phasenzuständen definiert sein. Während jedem Phasenzustand müssen die Signalwerte auf allen Leitern statisch sein, d.h, ohne jegliche Veränderungen. Wie es aus Fig. 2 auf deren rechter Seite ersichtlich ist, kann es vorkommen, daß zwei Phasen einander überlappen, wie z.B. die Phasen Ph3 und Ph1'. Dieses ist erlaubt und wird sogar bevorzugt und verursacht kein Probleme. In einem derartigen Falle könnte die "Trennzeit" als negativ betrachtet werden.
Während des Leerlauf zustands sollten sich alle Signalpegel für mindestens 70% einer Taktperiode auf VZ-Pegel befinden.
Die in Fig. 3 dargestellte Ausführungsform eines Übertragungsports 1 gemäß Fig. 1 enthält einen Kodierer 4 mit den Eingangssignalen Mi, vi und Ci und den Ausgangssignalen Rp, Rn, Sp, Tp, Tn. Die Ausgangssignale des Kodierers 4 werden in einem Treiber 5, der die zu übertragenden Signal R, S, T erzeugt, eingespeist.
Eine Ausführungsform des Kodierers 4 ist in Fig. 4 dargestellt. Das Signal Mi ist mit dem Eingang eines ersten temporären Registers verbunden. Ein Temporärregister ist hieials ein Register definiert, das dann, wenn es ein Taktsignal an einem nichtinvertierten Taktsignaleingang empfängt, ein an seinem Dateneingang oder -eingängen anstehendes Signal speichert, und das, wenn es ein Taktsignal an einem invertierten Takteingang empfängt, die gespeicherten Daten an seinem Ausgang oder den Ausgängen aus gibt. Das Temporärregister 6 hat einen Eingang und einen Ausgang. Die an den Registereingang angelegte Information Mi wird während eines jeden Taktsignals gespeichert, und die im Register gespeicherte Information wird während der Intervalle zwischen den Taktsignalen als das Signal Mi' an den Registerausgang geliefert. Somit entsteht eine Verzögerung bis zu einem Taktzyklus zwischen einer Änderung in der Eingangsinformation an das Register und einer von dem Register gelieferten Ausgangsinformation. Die nachfolgend weiter beschriebenen Register 14, 15, 16, 17 haben diesbezüglich dieselbe Funktion wie das Register 6. Die Register 14, 15, 16 speichern jedoch jeweils drei Bits, während die Register 6 und 17 jeweils ein Bit speichern.
Der Ausgang des Registers 6 ist mit einem invertierten Eingang von drei UND-Gattern 7, 8 und 9 verbunden, von denen jedes zwei invertierte und einen nicht invertierten Eingang besitzt, und ist ebenfalls über einen Inverter 10 mit einem invertierten Eingang von drei ODER-Gattern 11, 12 und 13 verbunden, von denen jedes zwei invertierte Eingänge und einen nicht invertierten Ausgang besitzt. Der Ausgang des UND-Gatters 7 ist mit einem mittigen Eingang eines Temporärregisters 14 verbunden, das drei Eingänge und drei Ausgänge besitzt und somit drei Bits speichert. Der Ausgang des ODER-Gatters 11 ist mit den anderen zwei Eingängen der Registers 14 befunden. Der Ausgang des UND-Gatters 8 ist mit zwei Eingängen eines Temporärregisters 15 verbunden, das drei Eingänge und Ausgänge besitzt und somit drei Bits speichert. Der Ausgang des ODER-Gatters 12 ist mit dem verbleibenden Eingang des Registers 15 verbunden. Der Ausgang des UND- Gatters 9 ist mit zwei Eingängen eines Temporärregisters 16 verbunden, das drei Eingänge und Ausgänge besitzt und somit drei Bits speichert. Der Ausgang des ODER-Gatters 13 ist mit dem verbleibenden Eingang des Registers 16 verbunden.
Wenn somit der Bus R, S, T auf LEERLAUF markiert werden soll und wenn folglich das Signal Mi gleich "1" ist, was den leerlaufenden Bus kennzeichnet, dann betrachten die UND- Gatter 7, 8 und 9 das Ausgangssignal Mi' des Registers 6 als eine "0" an einem ihrer Eingänge und erzeugen eine "0" an ihren Ausgängen. Somit speichert das Register 14 eine "0" in seinem mittigen Speicher, und die Register 15 und 16 speichern eine "0" in ihren zwei oberen Speichern. Die ODER- Gatter 11, 12 und 13 weisen während der Markierungsperiode (der Periode, bei der Mi = "1" ist, und einen Leerlaufbus kennzeichnet) ein Ausgangssignal "1" auf. Die ODER-Gatter 11, 12, 13 betrachten das mit dem Inverter 10 verbundene "0"- Signal an ihrem Eingang als eine "1" und geben somit eine "1" an ihrem Ausgang aus. Somit speichert das Register 14 eine "1" in seinen zwei äußeren Speichern, und die Speicher 15 und 16 in ihren untersten Speichern.
Die Werte an den zwei unteren Ausgängen Rp, Rn, Sp, Sn Tp, Tn der Register 14, 15, 16 sind für verschiedene Kombinationen der Eingangssignal Mi, vi die nachfolgenden:
Mi = "1" (falsch, wahr)
vi = "1" (wahr, wahr)
vi = "0" (falsch, falsch)
Es ist anzumerken, daß vi keine Bedeutung hat, wenn Mi = "1" ist, da sich der Bus dann im Leerlauf befindet. Der Wert von vi muß nur während Intervallen übertragen werden, wenn Mi = "0" ist. Der Inhalt der Registerspeicher wird an die ihren Eingängen gegenüberliegenden Registerausgänge während des folgenden Takthalbzyklusses geliefert. Die Schaltung von Fig. 4 weist eine Verzögerung von zwei Taktzyklen zwischen ihren Eingangs- und Ausgangssignalen auf.
Die obersten Ausgänge der Register 13, 15, 16 sind mit r, s bzw. t bezeichnet. Die Wertekombination dieser drei Ausgänge kennzeichnen den Phasenzustand der Übertragungsports. Der Phasenzustand (0, 0, 0) bezeichnet einen leerlaufenden Bus, und wenn sich der Bus nicht im Leerlaufzustand (aktiv ist) befindet, nimmt er irgendeinen einen der momentanen drei Phasenzustände (1, 0, 0), (0, 1, 0) und (0, 0, 1) an. Während eines bestimmten der letzteren drei Phasenzustände haben zwei von den Registern "0" an ihren Ausgängen und ein Register hat "1" an seinem Ausgängen. Somit sind beispielsweise während des Phasenzustands (1, 0, 0) die Ausgänge wie folgt:
r=1, Rp=1, Rn=1, s=0, Sp=0, Sn=0, t=0, Tp=0, Tn=0
Wie vorstehend erwähnt, beginnt eine zu übertragende Bitfolge mit einem Anfangsphasenzustand, und die Schaltung in Fig. 4 setzt diesen Zustand direkt nach einer Periode mit einem leerlaufenden Bus auf (1, 0, 0). Während der Freigabeperiode gibt es eine Verschiebung im zyklischen Phasenzustand (1, 0, 0), (0, 1, 0) und (0, 0, 1) in der Vorwärtsrichtung für ein Bool'sches "wahr", d.h., "1" und in der Rückwärtsrichtung ein Bool'sches "falsch", d.h., "0", Dieses wird auf die folgende Weise erreicht.
Zu Beginn einer Signalübertragung ändert sich das Markierungssignal von "1" nach "0". Einen Taktzyklus danach wird das Ausgangssignal des Registers 6 zu "0", wenn die Register vom Hauptspeicher-Typ sind, und die UND-Gatter 7, 8, und 9 betrachten ihren mit dem Register 6 verbundenen Eingang als auf "1" liegend und die Gatter 11, 12, 13, die einen invertierten Eingang mit dem Inverter 10 verbunden haben, betrachten ihren mit dem Inverter 10 verbundenen Eingang als eine "0". Somit können die Elemente 7 bis 9 als Inverter betrachtet werden, wenn sich das Signals Mi auf "0" ändert und darauf das Ausgangssignal Mi' der Registers 6 eine "0" wird. Beim Durchlaufen des Kodierers 4 tritt eine Verzögerung von zwei Schritten ein.
Jedoch sollte die Einrichtung in Fig. 4 mit (0, 1) an jedem der Ausgänge Rp, Rn und Sp, Sn und Tp, Tn den zyklischen Vertauschungsprozess von einer Anfangsphase aus, die (1, 0, 0) ist, beginnen. Die Bedeutung, daß der obere Eingang des Registers 14 in einer anderen Weise verbunden ist, als die der anderen Register 15 und 16 liegt in der Erzeugung dieses Anfangswertes, der auf dem oberen Ausgang jedes Registers 14 bis 16 während der gesamten Periode erzeugt wird, wenn das Markierungssignal Mi ="1" ist.
Die zweiten invertierenden Eingänge der Gatter 7 und 11 sind miteinander verbunden und mit einem invertierten Ausgang eines ODER-Gatters 21 verbunden. Die Ausgänge der zwei UND- Gatter 19 und 20 sind mit jeweils einem der zwei Eingänge des ODER-Gatters 21 verbunden. Die zweiten invertierenden Eingänge der Gatter 8 und 12 sind miteinander verbunden und mit einem invertierten Ausgang eines ODER-Gatters 24 verbunden. Die Ausgänge der zwei UND-Gatter 22 und 23 sind mit jeweils einem der zwei Eingänge des ODER-Gatters 24 verbunden. Die zweiten invertierenden Eingänge der Gatter 9 und 13 sind miteinander verbunden und mit einem invertierten Ausgang eines ODER-Gatters 27 verbunden. Die Ausgänge der zwei UND-Gatter 25 und 26 sind mit einem der zwei Eingänge des ODER-Gatters 27 verbunden. Der obere Ausgang des Registers 14 ist mit einem Eingang der UND-Gatter 23 und 25 verbunden. Der obere Ausgang des Registers 15 ist mit einem Eingang der UND-Gatter 19 und 26 verbunden. Der obere Ausgang des Registers 16 ist mit einem Eingang der UND-Gatter 20 und 22 verbunden.
Der Eingang vi ist mit einem Eingang eines Temporärregisters 17 verbunden, das seinen Ausgang vi' direkt zu einem Eingang der UND-Gatter 20, 23, 26 geführt hat und das über einen Inverter 18 direkt mit einem Eingang der UND- Gatter 19, 22, 25 verbunden ist. Auf diese Weise werden die UND-Gatter 20, 23, 26 für die Erzeugung des zyklischen Vorwärtsübergangs verwendet, wenn vi ="1" ist, und die UND- Gatter 19, 22, 25 werden für die Erzeugung des zyklischen Rückwärtsübergangs verwendet, wenn vi "0" ist.
Beispielsweise erzeugt vi ="0", direkt nachdem das Signal Mi zu "0" wurde, ein Ausgangssignal "0" aus dem Register 7, wenn es getaktet wird. Dies ergibt eine "1" nur von dem UND- Gatter 25, das mit dem Ausgang des Registers 17 und dem oberen Ausgang des Registers 14 verbunden ist, während alle anderen UND-Gatter 19, 20, 22, 23, 26 das Ausgangssignal "0" aufweisen. Dies ergibt eine "1" an den Ausgängen der ODER- Gatter 21 und 24, die "0"-Eingangssignale an den Eingängen der Register 14 und 15 und eine "0" an dem Ausgang des ODER- Gatters 24 erzeugen, das "0"-Eingangssignale an den Eingängen des Registers 16 erzeugt. Es ist wichtig zu erkennen, daß es bei dem Durchlauf durch den Kodierer 4 eine Verzögerung um zwei Takte gibt. Die Übertragung beginnt vorzugsweise mit einem Referenzbit R mit einem bekannten Wert, der entweder "0" oder "1" sein kann. Dies macht eine automatische Korrektur verdrehter Leiter möglich, und daher ist die Reihenfolge, mit der die Leiter an die Ports angeschlossen werden können, beliebig. Das Referenzbit wird beim Dekodieren der Datenstromsignale in dem Empfangsport oder den Empfangsports berücksichtigt. Eine Folge von Bits d1, d2, d3 , .... dn, welche die zu übertragende Information enthält, wird somit als die Bitfolge R, d1, d2, d3, ... dn, übertragen, wobei R das Referenzbit ist.
Die nachstehende Datenfolge sei zur Erläuterung der Übertragung gegeben:
wobei Mi' und vi' die Ausgangssignal der Register 6 bzw. 17 sind, und x ein beliebiges Bit bedeutet und jedes mit einem ? markierte Bit einen beliebigen Wert unabhängig von vi oder vi' annehmen kann.
Wenn der Bus aktiviert werden soll, wird das Markierungsbit Mi auf "0" gesetzt. Es wird angenommen, daß vi - "0" ist. Dieser Zustand ist in der ersten Zeile der nachfolgenden Tabelle dargestellt. Nachdem einem Taktimpuls (dem zweiten der Tabelle) ist das Ausgangssignal des Registers 6 Mi' = "0", Der Wert von vi zu diesem Zeitpunkt ist das erste über den Bus übertragene Bit. In dem hier beschriebenen Beispiel ist dieses erste Bit das Referenzbit R. Nach einem weiteren Taktimpuls (dritte Zeile der nachfolgenden Tabelle) stellt der Wert von vi das erste zu übertragende Datenbit d1 dar. Der Phasenzustand wird nun vom Leerlauf zustand in den (0, 0, 1) Zustand geändert. Nach einem weiteren Taktimpuls wird der Zustand der verschiedenen Signale zu: wenn R = 1 ist, und zu wenn R = 0 ist.
Im ersten Falle hat sich der Phasenzustand von (0, 0, 1) nach (1, 0, 0) verändert, das heißt um einen Schritt vorwärts. Im zweiten Falle hat sich der Phasenzustand von (0, 0, 1) nach (0, 1, 0) verändert, das heißt um einen Schritt rückwärts. Die folgenden Bits d1, d2, ...dn werden auf dieselbe Weise der Reihe nach mit jedem Taktimpuls übertragen, und zwar als eine Phasenverschiebung um einen Schritt vorwärts, wenn das Bit eine "1" ist, und als eine Phasenverschiebung um einen Schritt rückwärts, wenn das Bit eine "0" ist.
Nachdem das letzte Datenbit dn an den Kodierer geliefert wurde, wird das Markierungssignal auf "1" gesetzt, um den Bus in den Leerlaufzustand zu versetzen (erste Zeile in der nachfolgenden Tabelle). Nach einem weiteren Taktimpuls (zweite Zeile in der nachfolgenden Tabelle) ist Mi' =1, und nach einem weiteren Taktimpuls (dritte Zeile der Tabelle) ist der Bus in den Leerlaufzustand versetzt. Die Phasenzustandsänderung - einen Schritt vorwärts oder einen Schritt rückwärts - zwischen den ersten und zweiten Zeilen der nachfolgenden Tabelle bildet die Übertragung des letzten Datenbits dn.
Der Treiber 5 enthält eine Schaltung der in Fig. 5 dargestellten Art für jeden einzelnen der doppelten Ausgänge der Register 14, 15, 16. Jeder Doppelausgang hat den einen Ausgang auf p bezogen, und den anderen auf n bezogen. Die Schaltung in Fig. 5 weist zwei symmetrische Schaltungen auf, die als Stromquellen arbeiten, wovon die eine einen Eingang p und die andere einen Eingang n besitzt. Die symmetrischen Schaltungen haben ihre Ausgänge miteinander verbunden, um den Ausgang OUT der Schaltung zu bilden. Der Ausgang OUT der drei Treiberschaltungen ist jeweils individuell mit einem der drei Busleiter R, S, T verbunden. Wenn die zwei Eingangssignale nicht denselben Wert aufweisen, d.h., wenn das von dem Register 6 in Fig. 4 erhaltene Signal Mi' eine "1" ist, dann weist das Ausgangssignal den gemittelten Wert VZ auf. Wenn das Signal Mi' gleich "0" ist, sind die Eingänge gleich. Wenn dieses der Fall ist, ergeben zwei Eingangssignale "falsch" (=0) ein Ausgangssignal 0UT mit niedrigem Pegel, und zwei Eingangssignale "wahr" ergeben ein Ausgangssignal OUT mit hohem Pegel.
Der Eingang p steuert die Stromquelle mit den p-Kanal MOS-FET Transistoren Q1, Q5, Q7 und den n-Kanal MOS-FET Transistor Q2. Der Sourceanschluß des n-Kanal MOS-FET Transistors Q2 ist mit Masse verbunden, die Drainanschlüsse des n-Kanal M0S-FET Transistors Q2 und des p-Kanal MOS-FET Transistors Q1 sind miteinander verbunden und der Sourceanschluß des p-Kanal MOS-FET Transistors Q1 ist mit einer Spannung +V verbunden. Der p-Kanal MOS-FET Transistor Q5 ist als Diode geschaltet, indem sein Gateanschluß mit seinem Drainanschluß verbunden ist, der mit den Drainanschlüssen der Transistoren Q1, Q2 und dem Gateanschluß des p-Kanal MOS-FET Transistors Q7 verbunden ist. Die Sourceanschlüsse der p-Kanal MOS-FET Transistoren Q5 und Q7 sind mit der Spannung +V verbunden, und der Drainanschluß des Transistors Q7 ist mit dem Ausgang OUT verbunden.
Das Eingangssignal p ist auf die Gateanschlüsse der Transistoren Q1 und Q2 geführt. Wenn es "falsch" ist (niedrige Spannung in dieser Ausführungsform), dann leitet der Transistor Q2, aber nicht der Transistor Q1. Der Drainanschluß des Transistors Q5 und der Gateanschluß des Transistors Q7 werden über den Transistor Ql an das Potential +V angelegt. Der Transistor Q7 wird nichtleitend. Wenn das Eingangssignal p "wahr" ist (hohe Spannung in dieser Ausführungsform), dann leitet der Transistor Q1, aber der Transistor Q2 nicht. Der Transistor Q2 und die Diode Q5 bilden einen Spannungsteiler für den Gateanschluß des Transistors Q7. Die Spannung über der Diode Q5 steuert den Ausgangsstrom durch den Transistor Q7, der eine Stromquelle ist. Durch eine Größenanpassung der Transistoren Q2 und Q5 wird eine geeignete Spannung erreicht, die den Strom am Ausgang OUT steuert.
Die untere Schaltung in Fig. 5 ist komplementär zur oberen Schaltung aufgebaut und enthält einen p-Kanal MOS-FET Transistor Q3 und drei n-Kanal MOS-FET Transistoren Q4, Q6 und Q8, wobei der Transistor Q6 als Diode geschaltet ist, indem sein Gateanschluß mit seinem Drainanschluß verbunden ist. Das Eingangssignal n ist an die Gateanschlüsse der Transistoren Q4 und Q3 geführt. Wenn es "wahr" ist, dann leitet der Transistor Q4, aber der Transistor Q3 nicht. Der Drainanschluß des Transistors Q6 und der Gateanschluß des Transistors Q8 werden über den Transistor Q4 auf Massepotential gelegt. Wenn das Eingangssignal "falsch" ist, dann leitet der Transistor Q3, aber nicht der Transistor 04. Der Transistor Q3 und die Diode Q6 bilden einen Spannungsteiler für den Gateanschluß des Transistors Q8. Die Spannung über der Diode Q6 steuert den Ausgangsstrom durch den Transistor Q8, der eine Stromquelle ist. Durch eine Größenanpassung der Transistoren Q3 und Q6 wird eine geeignete Spannung erreicht, die den Strom am Ausgang OUT steuert.
Eingangssignal p = "falsch" führt zu keinem Strom von der oberen Schaltung
Eingangssignal p = "wahr" führt zu Strom von der oberen Schaltung
Eingangssignal n = "falsch" führt zu keinem Strom von der unteren Schaltung
Eingangssignal n = "wahr" führt zu Strom von der unteren Schaltung
Somit ist p = "falsch" und n = "wahr", wenn das Signal Mi' = "1" ist. Dann gibt es keinen Strom am Ausgang der Schaltung in Fig. 5. Wenn beide Eingangssignale p, n "falsch" sind, erzeugt nur die untere Schaltung einen Strom, der zum Beispiel -3,2 mA beträgt, und der ein "falsches" Ausgangssignal "0" ergibt. Wenn beide Eingangssignale "wahr" sind, erzeugt nur die obere Schaltung einen Strom, der zu Beispiel 1,6 mA beträgt und der ein "wahres" Ausgangssignal OUT von "1" ergibt.
Die in Fig. 6 dargestellte Ausführungsform der Empfangsports 2 oder 3 von Fig. 1 enthält einen Verstärker 30 zum Verstärken der auf dem Dreileiterbus ankommenden Signale R, S, T, eine Schwellenschaltung 31, ein Vierfach-Zustands-Flipflop mit vier Ausgängen, deren Bedeutung nachstehend beschrieben wird, und einen Dekoder 33 mit den Ausgangssignalen Mo, vo, und dem übertragenen Taktsignal Co.
Eine kombinierte Schaltung einer Ausführungsform des Verstärkers 30 und der Schwellenschaltung 31 ist in Fig. 7 dargestellt. Es gibt jeweils einen Verstärker und eine Schwellenschaltung für jedes Leitersignal R, S, T. Nur eine davon wird in Verbindung mit einer Steuerschaltung, die allen dreien gemeinsam ist, beschrieben. Ein n-Kanal MOS-FET Transistor Q9 hat seinen Gateanschluß mit dem ankommenden Leitersignal R, seinen Drainanschluß, den Knoten a, über einen als Diode geschalteten p-Kanal MOS-FET Transistor Q10 mit der Spannung +Vo und mit dem Gateanschluß eine weiteren p-Kanal MOS-FET Transistors Q11 verbunden, der seinen Sourceanschluß mit +Vo und seinen Drainanschluß, den Knoten b, mit dem Drainanschluß eines n-Kanal MOS-FET Transistors Q12 verbunden hat, der seinen Sourceanschluß mit Masse verbunden hat. Die Drainanschlüsse der Transistoren Q11 und Q12 sind mit den verbundenen Gateanschlüssen eines p-Kanal MOS-FET Transistors Q13 verbunden, der seinen Sourceanschluß mit +Vo und mit einem n-Kanal MOS-FET Transistor Q14 verbunden hat, der seinen Sourceanschluß mit Masse verbunden hat. Die Drainanschlüsse der Transistoren Q13 und Q14 sind miteinander verbunden. Diese Verbindung ist der Ausgang RT der Schwellenschaltung. Die anderen zwei Schaltungen für die Leitersignale S und T haben denselben Aufbau wie den vorstehend beschriebenen und sind deshalb mit den gleichen Bezugszeichen bezeichnet, aber jeweils mit einem ' oder " versehen. Deren Ausgänge heißen ST bzw TT.
Eine für die drei Schaltungen der Leiter gemeinsame Schaltung enthält einen n-Kanal MOS-FET Transistor Q19, der seinen Drainanschluß mit dem Sourceanschluß der Transistoren Q9, Q9' und Q9" verbunden hat, seinen Sourceanschluß mit Masse verbunden hat, und seinen Gateanschluß mit dem Gateanschluß der Transistoren Q12, Q12' und Q12" und den verbundenen Gate/Drain-Anschlüssen eines als Diode geschalteten n-Kanal MOS-FET Transistors Q20 und mit dem Drainanschluß eines p-Kanal MOS-FET Transistors Q21 verbunden hat, der seinen Sourceanschluß mit +Vo und sein Gateanschluß mit Masse verbunden hat.
Wenn beispielsweise die Eingangssignale eine nominale mittlere Spannung von 2,5V aufweisen, existiert ein Gleichtaktspannungsbereich von beispielsweise 2,0 bis 4,0V, der ausgehalten werden muß (die Gleichtaktspannung ist der Spannungsanteil, der für die Eingangsleitungen gleich ist.) Deshalb besitzt der Vorverstärker eine Eingangsstufe mit niedriger Verstärkung und einem großen Gleichtaktspannungsbereich, die den Transistor Q19, der als Stromquelle arbeitet, und die drei Stromteiler mit den Transistoren Q9, Q9' und Q9" enthält. Es folgt eine verstärkende Schwellenstufe. Der Strom wird in die MOS-Dioden Q10, Q10' und Q10" eingespeist. Der Knoten a an dem Drainanschluß von Q10 (Q10', Q10") ist für eine minimale Zeitkonstante ausgelegt. Es existiert eine Kapazität, die aus den Drainanschlüssen von Q9 und Q10 und dem Gateanschluß von Q10 besteht. Diese Kapazität ist proportional zur Größe der Kondensatoren. Der Widerstand von Q10 ist ebenfalls proportional zur Größe des Transistors. Somit ist die Zeitkonstante unabhängig von den Transistorgrößen. Die Verstärkung ist proportional zum Größenverhältnis von Q10 zu Q9. Eine Vergrößerung der Verstärkung vergrößert auch den Widerstand von Q10 und damit die Zeitkonstante. Daher wird die Verstärkung niedrig gehalten. Der Widerstand ist zum Spannungsabfall über Q10 umgekehrt proportional, dieser muß jedoch wegen des erforderlichen Gleichtaktspannungsbereichs beschränkt werden. Der eingesetzte Strom ist daher der kleinstmögliche, bei dem die Kapazität der nachfolgenden Stufe nicht dominiert.
Der Transistor Q11 (Q11', Q11") ist ein sehr nichtlineares Bauelement, das annähernd eine quadratische Strom/Spannungs-Funktion erzeugt. Dieser Strom wird von dem von der Stromquelle Q12 (Q12', Q12") erzeugten Strom Iref subtrahiert. Ein Strom, der niedriger als Iref ist, entlädt den Drainknoten b (b', b"). Somit fällt die Spannung auf Null. Bei höherem Strom wird der Knoten b (b', b") geladen und steigt auf +Vo an. Somit nimmt der Knoten b (b', b") - abhängig von dem Eingangssignal in die Schaltung 31 - einen der zwei definierten Pegel an, und derselbe entspricht sowohl dem Ausgangssignal RT als auch den zwei anderen Ausgangssignalen ST und TT. Die Schwelle zwischen den zwei Zuständen wird durch den von der Stromquelle Q12 erzeugten Referenzstrom Iref bestimmt.
Als letzte Stufe wird eine Ausgangsstufe mit niedriger Kapazität verwendet. Die Inverter-Ausgangsstufe Q13/Q14 wird für die Formung des Ausgangsimpulses und zur Reduzierung der Kapazität im Knoten b eingesetzt.
Die Anstiegs- und Abfallzeit am Knoten B muß kurz sein. Daher sollte die Kapazität des Knotens b minimal, und den Strom maximal sein. Die Knotenkapazität besteht aus den Drainkapazitäten und der Invertereingangskapazität. Die Invertereingangskapazität ist so klein wie möglich gemacht. Die Drainkapazität ist so klein wie möglich gemacht. Die Drainkapazität ist proportional zur Größe und damit zum Strom. Die Übergangszeit sollte daher nicht nur durch die Erhöhung des Stroms gesteigert werden. Stattdessen muß die Verstärkung des Transistors Q11 so hoch wie möglich gemacht werden. Diese steigt proportional mit der Gate-Source- Spannung. Sie ist durch den Eingangsgleichtaktbereich eingeschränkt.
Somit ist, kurz gesagt, die Funktion der in Fig. 7 dargestellten Schaltung die folgende: Ein positives Eingangssignal macht den Transistor Q9 leitender; der Knoten a besitzt einen niedrigen Spannungspegel; der Transistor Q13 ist nichtleitend; der Transistor Q14 ist leitend; und dadurch ist das Signal RT niedrig. Die Schaltung 31 ändert daher das Vorzeichen der Eingangssignale, wenn ein positives Eingangssignal geliefert wird. Wie es aus Fig. 2 ersichtlich ist, ist eines der Signale R, S, T immer hoch und die anderen beiden negativ, ausgenommen im Leerlaufzustand. Daher sind immer zwei von den Signalen RT, ST und TT hoch und eines davon ist niedrig. Im Leerlauf zustand sind alle Signale R, S und T negativ und somit sind alle Ausgangssignal RT, ST und TT hoch.
Fig. 8 stellt eine Ausführungsform des Vierfach-Zustands- Flipflops 32 dar. Es enthält vier identische Schaltungen, wovon jede jeweils zwei UND-Gatter G1, G2 und G3, G4 und G5, G6 und G7, G8 mit jeweils drei invertierten Eingängen enthält, und die ihre Ausgänge jeweils mit einem der zwei Eingänge eines ODER-Gatters G9, G10, G11 oder G12 verbunden haben. Die erste Schaltung G1, G2, G9 hat den Ausgang des ODER-Gatters G9 mit einem der invertierten Eingänge der UND- Gatter G3, G5 und G7 verbunden. Die zweite Schaltung G3, G4, G10 hat den Ausgang des ODER-Gatters G10 mit einem der invertierten Eingänge der UND-Gatter G1, G5 und G7 verbunden. Die dritte Schaltung G5, G6, G11 hat den Ausgang des ODER- Gatters G11 mit einem der invertierten Eingänge der UND- Gatter G1, G3 und G7 verbunden. Die vierte Schaltung G7, G8, G12 hat den Ausgang des 0DER-Gatters G12 mit einem der invertierten Eingänge der UND-Gatter G1, G3 und G5 verbunden. Das UND-Gatter G2 hat in zwei seiner drei invertierten Eingänge die Signale RT und ST und in den dritten das Signal TT über einen Inverter 34 eingespeist. Das UND-Gatter G4 hat in zwei seiner drei invertierten Eingänge die Signale RT und TT und in den dritten das Signal ST über einen Inverter 35 eingespeist. Das UND-Gatter G6 hat in zwei seiner drei invertierten Eingänge die Signale ST und TT und in den dritten das Signal RT über einen Inverter 36 eingespeist. Das UND-3-Gatter G8 hat in seine drei invertierten Eingänge die Signale RT und ST und TT eingespeist. Das Ausgangssignal des UND-Gatters G8 ist durch einen Kondensator C1 verzögert, um eine Verzögerung des Setzsignals für das Markierungssignal ME zu erzeugen.
Die Ausgangssignale RT, ST, TT von der in Fig. 7 dargestellten Verstärker- und Schwellenschaltung 30, 31 bilden die Eingangssignale für die Flipflop-Schaltung. Sie stellen den Signalzustand des Dreileiterbusses dar, der einer der Zustände (0, 0, 0), (1, 0, 0), (0, 1, 0) und (0, 0 ,1) sein kann. Der erste Zustand stellt einen leerlaufenden Bus dar, einen Zustand, der eingenommen wird, wenn das an den Eingangsport 1 von Fig. 1 angelegte Markierungssignal Mi = "1" ist. Die anderen Drei sind die drei möglichen Zustände, die von dem Bus eingenommen werden, wenn er sich im Nicht- Leerlaufzustand (aktiven Zustand, bei dem das Markierungssignal Mi = "0" ist) befindet. Eine niedrige Spannung an einem Ausgang der Schaltung in Fig. 17 entspricht einer logischen "1", und eine hohe Spannung einer logischen "0".
Die Flipflop-Einheit in Fig. 8 weist vier stabile Zustände auf und wird als eine Hysterese-Einrichtung verwendet. Jede im vorstehenden Kapitel behandelte Eingangssignalkombination setzt das Flipflop in einen seinen vier stabilen Zustände. Das Flipflop weist die Ausgangssignale MEI, vEO, vE1 und vE2 auf. Das kombinierte Ausgangssignal ist ein Bool'scher Wert für jeden Zustand, d.h., nur einer der Ausgangsleiter von den vier Schaltungen hat den Wert "wahr" ("1"), die anderen haben den Wert "falsch" ("0"). Die Gatter G2, G4, G6 und G8 werden zusammen mit den Invertern 34, 35 und 36 für das Dekodieren der Eingangssignale und für das der Eingangssignalkombination entsprechende Setzen der Flipflops in den stabilen Zustand verwendet. Die Gatter G1, G3, G5 und G7 haben die Funktion die Schaltung in einem ihrer stabilen Zustände zu verriegeln. Die nachfolgende Tabelle stellt die vier Ausgangssignale des Flipflops für seine vier möglichen Signalkombinationen dar:
Eine Ausführungsform des Dekoders 33 ist in Fig. 9 dargestellt. Der Dekoder liest die Ausgangszustände der Flipflopeinheit 32 und erzeugt die Ausgangssignale Mo, vo und Co. Das Signal Mo ist während der Nicht-Übertragungsperioden "wahr" ("1"). Für jedes Eingangsbit gibt es einen Taktimpuls Co. Zum selben Zeitpunkt liegt ein dekodiertes Bit an vo an.
Somit ergeben sich die folgenden Zustände:
1. Wenn das Signal Mo "wahr", d.h., "1" ist, findet keine Übertragung statt und die Signale vo und Co sind ungültig. Dieser Zustand kann dazu genutzt werden, ein (nicht dargestelltes) Schieberegister zu lesen, das das Signal vo als ein Eingangssignal besitzt und das während einer vorausgegangenen Übertragungsphase gefüllt worden war.
2. Wenn das Signal Mo "falsch", d.h., "0" ist, ist das Signal vo gültig,. wenn das Signal Co "wahr", d.h., "1" ist. Das Signal Co kann als Taktsignal für das Schieberegister verwendet werden, das das Signal vo als ein Eingangssignal besitzt.
Das Taktsignal Co ist während einer festgelegten Periode "wahr", d.h., während 1 ns. Die "falsche" Periode des Taktsignals Co kann eine beliebige Länge aufweisen. Die Länge der festgelegten Periode ist beispielsweise als eine geeignete Länge für eine Übertragung mit einer Bitrate bis zu 500 MHz gegeben.
Die in Fig. 9 dargestellte Ausführungsform weist einen Impulsgenerator 37, der die Impulse für die Vorwärtsrotation ausgibt, und einen Impulsgenerator 38 auf, der die Impulse für die Rückwärtsrotation ausgibt. Der Impulsgenerator 37 umfaßt drei UND-Gatter G21, G22, G23, von denen jedes zwei invertierte Eingänge aufweist und seinen Ausgang mit einem unterschiedlichem Eingang eines ODER-Gatters G24 mit einem invertierten Ausgang verbunden hat. Der Impulsgenerator 38 umfaßt drei UND-Gatter G25, G26, G27, von denen jedes zwei invertierte Eingänge aufweist und seinen Ausgang mit einem unterschiedlichen Eingang eines ODER-Gatters G44 mit einem invertierten Ausgang verbunden hat.
Das Eingangssignal vEO von der Schaltung in Fig. 8 ist direkt mit einem der invertierten Eingänge des UND-Gatters G23 in dem Generator 37 und einem der invertierten Eingänge des UND-Gatters G26 in dem Generator 38 verbunden. Das Eingangssignal vEO ist ebenfalls über eine Verzögerungseinheit 39 mit einem invertierten Ausgang mit einem der invertierten Eingänge des UND-Gatters G21 in dem Generator 37 und einem der invertierten Eingänge des UND-Gatters G25 in dem Generator 38 verbunden. Das Eingangssignal vE1 ist direkt mit einem der invertierten Eingänge des UND-Gatters G21 in dem Generator 37 und mit einem der invertierten Eingänge des UND-Gatters G27 in dem Generator 38 verbunden. Das Eingangssignal vE1 ist ebenfalls über eine Verzögerungseinheit 40 mit einem invertierten Ausgang mit einem der invertierten Eingänge des UND-Gatters G22 in dem Generator 37 und mit einem der invertierten Eingänge des UND-Gatters G26 in dem Generator 38 verbunden. Das Eingangssignal vE2 ist direkt mit einem der invertierten Eingänge des UND-Gatters G22 in dem Generator 37 und mit einem der invertierten Eingänge des UND-Gatters G25 in dem Generator 38 verbunden. Das Eingangssignal vE2 ist ebenfalls über eine Verzögerungseinheit 41 mit einem invertierten Ausgang mit einem der invertierten Eingänge des UND-Gatters G23 in dem Generator 37 und mit einem der invertierten Eingänge des UND- Gatters G27 in dem Generator 38 verbunden. Die Verzögerungsschaltungen 39, 40, 41 weisen z.B. die vorgenannte Verzögerung von 1 ns auf, um die festgelegte Taktperiode "wahr" des Taktsignals Co zu erzeugen.
Die Ausgangssignale der Impulsgeneratoren 37 und 48 und das Markierungssignal ME werden an die Eingänge eines ersten Flipflops 42 geführt, das so eingerichtet ist, daß es ein Ausgangssignal "1" ausgibt, wenn das Markierungssignal ME = "1" ist, und ein Ausgangssignal "0" ausgibt, wenn das Markierungssignal ME = "0" ist.
Das Flipflop 42 enthält ein erstes ODER-Gatter G28 mit drei invertierten Eingängen, von denen ein erster mit dem Ausgang des Generators 37 und ein zweiter mit dem Ausgang des Generators 38 verbunden ist. Der nicht-invertierte Ausgang des ODER-Gatters G28 ist mit einem invertierten Eingang eines zweiten ODER-Gatters G29 verbunden, das zwei invertierte Eingänge aufweist und seinen nicht-invertierten Ausgang mit dem dritten invertierten Eingang des ODER-Gatters G28 und ebenfalls mit dem Ausgang des Flipflops 42 verbunden hat. Ein verstärkender Inverter 43 hat seinen nicht-invertierten Eingang für den Empfang des Eingangssignals ME und seinen invertierten Ausgang mit dem zweiten invertierten Eingang des ODER-Gatters G29 verbunden.
Wenn der Bus zu Beginn einer Übertragung in sein aktiven Zustand gebracht ist, nimmt der Bus einen Anfangsphasenzustand von beispielsweise (1,0,0) ein. Die Eingangsleiter zur Schaltung in Fig. 7 können in beliebiger Reihenfolge mit den drei Eingängen verbunden sein. Daher kann irgendeines der drei Eingangssignale vEO, vE1 und vE2 "wahr" sein. Mit dem Übergang des Markierungssignals von "wahr" auf "falsch" wird keine Information übertragen. Daher findet keine Aktion statt, aber das Flipflop 42 wird auf 0 gesetzt.
Die Ausgangssignale von der Generatoren 37 und 38 und das Signal ME sind auch an ein zweites Flipflop 44 mit zwei Ausgängen 45 und 46 angeschlossen, und dieses ist eingerichtet, eine "0" an einem davon (45) auszugeben, wenn der Impulsgenerator 37 einen Ausgangsimpuls ausgibt, und es ist eingerichtet eine "0" an dem anderen Ausgang (46) auszugeben, wenn der Impulsgenerator 38 einen Ausgangsimpuls ausgibt. Die Ausgangssignalesind zueinander invertiert.
Das Polaritätsflipflop 44 enthält zwei UND-Gatter G30 und G31, von denen jedes zwei invertierte Eingänge und einen nicht-invertierten Ausgang aufweist. Einer von deren Eingängen ist mit dem Ausgang des Flipflops 42 verbunden. Somit weisen die UND-Gatter ein Ausgangssignal "0" auf, wenn das Ausgangssignal des Flipflops 42 "1" ist, und wirken als Inverter für das Signal an ihrem zweiten Eingang, wenn das Ausgangssignal des Flipflops 42 "0" ist, d.h., wenn eine Datenübertragung stattfindet. Das Ausgangssignal des UND- Gatters G30 ist mit einem Eingang eines ODER-Gatters G32 mit zwei nicht-invertierten Eingängen und einem invertierten Ausgang verbunden. Der Ausgang des UND-Gatter G31 ist mit einem Eingang eines ODER-Gatters G33 mit drei nichtinvertierten Eingängen und einem invertierten Ausgang verbunden. Der invertierte Ausgang des ODER-Gatters G32 ist mit dem zweiten Eingang des ODER-Gatters G33 verbunden, und der invertierte Ausgang des ODER-Gatters G33 ist mit dem anderen Eingang des ODER-Gatters G32 verbunden.
Der Ausgang des Impulsgenerators 37 ist mit dem zweiten invertierten Eingang des UND-Gatters G30 verbunden. Wenn dieser "0" ausgibt, und unter der Annahme, daß das Ausgangssignal des Flipflops 42 "0" ist, wird das Ausgangssignal des Gatters G30 "1" und das Ausgangssignal des Gatters G32 "0" sein und ein Ausgangssignal "0" am Ausgang 45 ergeben. Der Ausgang des Impulsgenerators 38 ist mit dem zweiten invertierten Eingang des UND-Gatters G31 verbunden. Wenn dieser "0" ausgibt, und unter der Annahme, daß das Ausgangssignal des Flipflops 42 "0" ist, wird das Ausgangssignal des Gatters G31 "1" und das Ausgangssignal des Gatters G33 "0" sein und ein Ausgangssignal "0" am Ausgang 46 ergeben.
Ein drittes Flipflop 47 liefert das Ausgangssignal vo. Es enthält vier UND-Gatter G42, G43, G34, G35, von denen jedes zwei invertierte Eingänge und einen nicht-invertierten Ausgang aufweist, und zwei ODER-Gatter G36 und G37. Das Gatter G36 weist vier nicht-invertierte Eingänge und einen invertierten Ausgang auf. as Gatter G37 weist drei nichtinvertierte Eingänge und einen invertierten Ausgang auf. Der nicht-invertierte Ausgang des ODER-Gatters G37 liefert das Ausgangssignal vo. Die Ausgänge der Gatter G42 und G43 sind jeweils mit einem Eingang des Gatters G36 verbunden. Die Ausgänge der Gatter G34 und G35 sind jeweils mit einem Eingang des Gatters G37 verbunden. Das Signal ME ist mit dem dritten Eingang des ODER-Gatter G36 verbunden. Der invertierte Ausgang des Gatters G36 ist mit dem dritten Eingang des ODER-Gatters G37 verbunden, und der invertierte Ausgang des Gatters G37 ist mit dem vierten Eingang des ODER- Gatter G36 verbunden.
Der Ausgang 45 des Flipflops 44 ist mit einem der invertierten Eingänge der UND-Gatter G43 und G34 verbunden und setzt diese in einen Betriebszustand, daß sie ein an ihrem anderen Eingang ankommendes "0"-Signal durchlassen, wenn eine "0" an dem Ausgang 45 vorliegt. Der Ausgang 46 des Flipflops 44 ist mit einem der invertierten Eingänge der UND- Gatter G42 und G35 verbunden und setzt diese in einen Betriebszustand, daß sie ein an ihrem anderen Eingang ankommendes "0"-Signal durchlassen, wenn eine "0" an dem Ausgang 46 vorliegt. Der Ausgang des Generators 37 ist mit den anderen invertierten Eingängen der UND-Gatter G42 und G34 verbunden. Der Ausgang des Generators 38 ist mit den anderen invertierten Eingängen der UND-Gatter G43 und G35 verbunden.
Die Ausgänge der Impulsgeneratoren 37 und 38 sind ebenfalls jeweils mit zwei invertierten Eingängen eines UND- Gatters G38 verbunden, das einen nicht-invertierten Ausgang mit dem Ausgang Co verbunden hat, der jedesmal gleichzeitig einen Impuls ausgibt, wenn eine "0" an den Generatorausgängen vorliegt.
Das Markierungssignal ME ist direkt mit dem Ausgang Mo verbunden.
Es ist anzumerken, daß die in den Fig. 3 bis 9 dargestellten Schaltungen nur Ausführungsformen geeigneter Schaltungen sind, um Portschaltungen für den Übertragungsbus bereitzustellen, und daß einige andere Schaltungsarten an deren Stelle vorgesehen werden können.

Claims

1. Verfahren zur seriellen Übertragung einer Serie von Teilinformationen, die von mindestens zweierlei Art sind, wobei die erste eine Binärziffer "1" ist, die zweite eine Binärziffer "0" ist, bei welchem die Serie von Teilinformationen in sich ändernde Analogsignale umgewandelt wird, die zusammen eine Serie von Kombinationsinformationssignalen umfassen, wobei jedes Kombinationsinformationssignal eine Teilinformation darstellt, und der Mittelwert der Analogsignalpotentiale für jedes Kombinationsinformationssignal in der Serie etwa konstant und unabhängig von dem Informationssignal für die momentan zu übertragende Teilinformation ist, bei welchem Folgen von Kombinationsinformationssignalen über eine der Anzahl von Analogsignalen entsprechende Anzahl von Leitern übertragen werden; und bei welchem die Serie der Kombinationsinformationssignale in die Serie der Teilinformationen zurückgewandelt wird,

dadurch gekennzeichnet, daß

a) mindestens drei analoge Signale vorhanden sind, und jede Teilinformation der ersten und der zweiten Art aus mindestens drei auf die drei analogen Signale verteilten Signalpegeln, von denen mindestens zwei dieselben sind, zusammengesetzt wird, wobei der Mittelwert der Signalpegelkombinationen etwa konstant ist;

jedes Kombinationsinformationssignal der ersten und der zweiten Art als eine Änderung der Signalpegel der mindestens zwei Analogsignale realisiert wird, wobei mindestens ein Analogsignal einen unveränderten Signalpegel aufweist, und wobei die Art der Teilinformation bestimmt, welche Analogsignale veränderte Signalpegel aufweisen.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Teilinformation von dreierlei Art ist, wobei die erste die Binärziffer "1", die zweite die Binärziffer "0", und die dritte ein "Leerlauf"-Zustand ist, und daß das Kombinationsinformationssignal für die "Leerlauf"-Teilinformation den Mittelwert als Dreipegelkombination an jedes der drei Analogsignale liefert.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Übertragung eine Folge von Signalzuständen erzeugt, die aus einer Anzahl von Kombinationen der Kombinationsinformationssignale ((Z, Z, Z), (H, L, L), (L, H, L), (L, L, H)) gewählt sind.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß es mindestens drei verschiedene Signalpegelkombinationen der Kombinationsinformationssignale für die Teilinformationen der ersten und zweiten Art gibt, wobei die Kombinationen in einer vorgeschriebenen Reihenfolge festgelegt sind, und daß eine Teilinformationsart, z.B. "0", durch eine Veränderung der Kombination in der vorgeschriebenen Reihenfolge übertragen wird, und die andere Teilinformationsart, z.B. "1," durch eine Veränderung der Kombination in Rückwärtsrichtung gegen die vorgeschriebene Reihenfolge übertragen wird.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Kombinationsänderung durch ein Taktsignal gesteuert ausgeführt wird, und daß das Taktsignal aus den übertragenen Kombinationsinformationssignalen abgeleitet wird, wenn diese in die Teilinformation zurückgewandelt werden.

6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß zur seriellen Übertragung einer Teilinformationsfolge, diese Folge durch Liefern eines nominalen Leerlaufsignalpegels als Kombinationsinformationssignal an alle Analogsignale begonnen und beendet wird.

7. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß für eine serielle Übertragung einer Teilinformationsfolge, diese Folge durch Liefern eines zum ersten und zweiten nominalen Signalpegel unterschiedlichen nominalen Leerlaufsignalpegels als Kombinationsinformationssignal an alle Analogsignale begonnen und beendet wird; daß es mindestens drei verschiedene Signalpegelkombinationen der Analogsignale gibt, wobei die Kombinationen in einer vorgeschriebenen Reihenfolge festgelegt sind, und daß eine Teilinformationsart, z.B. "0", durch eine Veränderung der Kombination in der vorgeschriebenen Reihenfolge übertragen wird, und die andere Teilinformationsart, z.B. "1", durch eine Veränderung der Kombination in Rückwärtsrichtung gegen die vorgeschriebene Reihenfolge übertragen wird; und daß eine Signalfolge nach dem Leerlaufsignal von einer Startkombination aus beginnt.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß jede Folge einer übertragenen Teilinformationsfolge mit einer Referenz-Teilinformation startet, und daß die Erkennung der Richtung der Reihenfolgeänderung mittels der Referenz- Teilinformation durchgeführt wird.

9. Elektronische Übertragungsverbindung zur seriellen Übertragung von Teilinformationen, die von mindestens zweierlei Art sind, wobei die erste eine Binärziffer "1" und die zweite eine Binärziffer "0" ist, mit einer Mehrfachleiteranordnung, die eine Anzahl von Leitern, eine Eingangsseite und eine Ausgangsseite aufweist, mindestens einem Übertragungsport (1), der mit der Eingangsseite der Anordnung verbunden ist, an die jede zu übertragende Information als eine Serie von Teilinformationen geliefert wird, und die die Serie der Teilinformationen in sich verändernde Signale umwandelt, die jeweils an einen Leiter geliefert werden und zusammen eine Serie von Kombinationsinformationssignalen umfassen, wobei jedes Kombinationsinformationssignal eine Teilinformation darstellt, mindestens einem mit der Ausgangsseite der Anordnung verbundenen Empfangsport (2, 3), der die Serie des mehrteiligen Kodes von den Leitern in der Anordnung empfängt und diesen zurückwandelt,

dadurch gekennzeichnet, daß

a) die Anzahl der Leiter (R, S, T) mindestens drei beträgt, und daß der oder die Übertragungsport(s) (1) jede Teilinformation der ersten oder der zweiten Art in mindestens drei Signalpegel umwandelt, von denen zwei (VL) dieselben sind und einer (VH) zu diesen unterschiedlich ist, und jeden von diesen an einen individuellen der mindestens drei Leiter (R, S, T) liefert, wobei der Mittelwert (VZ) der Signalpegelkombinationen auf den Leitern etwa konstant ist;

b) der oder die Übertragungsport(s) (1) jedes Kombinationsinformationssignal der ersten und der zweiten Art als eine Veränderung der Pegel der mindestens zwei Leiter erzeugt, wobei der Signalpegel an mindestens einem Leiter beibehalten wird, und die Art der Teilinformation bestimmt, welche Leiter geänderte Pegel aufweisen.

10. Elektronische Übertragungsverbindung nach Anspruch 9, dadurch gekennzeichnet, daß mindestens drei Arten der über die Verbindung zu übertragenden Teilinformationen vorhanden sind, wobei die erste die Binärziffer "1" ist, die zweite die Binärziffer "0" ist und die dritte der "Leerlauf"-Zustand ist, und daß das Kombinationsinformationssignal für die Teilinformation "Leerlauf" den Mittelwert (Vz) als Dreipegelkombination an jedes der drei Analogsignale liefert.

11. Elektronische Übertragungsverbindung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß der oder die Übertragungsport(s) (1) eine Folge von Signalzuständen erzeugt, die aus einer Anzahl verschiedener Signalzustände ((Z, Z, Z), (H, L, L), (L, H, L), (L, L, H)) auf den Leitern gewählt sind, wobei H den ersten Pegel, L den zweiten Pegel und Z den Mittelwert auf den Leitern bezeichnet.

12. Elektronische Übertragungsverbindung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß es zwei verschiedene Kombinationen (H, L, L), (L, H, L), (L, L, H) von Signalpegeln für die Teilinformationen der ersten und zweiten Art gibt, wobei H den ersten Pegel, und L den zweiten Pegel auf den Leitern bezeichnet, und die Kombinationen in einer vorgeschriebenen Reihenfolge festgelegt sind, und daß der Übertragungsport (1) so angeordnet ist, daß er eine Teilinformationsart, z.B. die erste Art "0", durch eine Veränderung der Kombination in der vorgeschriebenen Reihenfolge überträgt, und die andere Teilinformationsart, z.B. die zweite Art "1", durch eine Veränderung der Kombination in Rückwärtsrichtung gegen die vorgeschriebene Reihenfolge überträgt.

13. Elektronische Übertragungsverbindung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß der Übertragungsport (1) zur seriellen Übertragung einer Teilinformationsfolge für Teilinformationen der ersten und zweiten Art die Folge durch Erzeugen des nominalen Leerlaufsignalpegels (VZ) beginnt und beendet.

14. Elektronische Übertragungsverbindung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß der Übertragungsport (1) für die serielle Übertragung einer Teilinformationsfolge, diese Folge durch Erzeugen eines zu dem ersten und zweiten nominalen Signalpegel unterschiedlichen nominalen Leerlaufsignalpegels (VZ) an allen Leitern beginnt und beendet; daß der Übertragungsport (1) mindestens drei verschiedene Signalpegelkombinationen (H, L, L), (L, H, L), (L, L, H) erzeugt, wobei H den ersten Pegel und L den zweiten Pegel auf den Leitern bezeichnet, und die Kombinationen in einer vorgeschriebenen Reihenfolge festgelegt sind, und daß eine Teilinformationsart, z.B. die erste Art "0", durch eine Veränderung der Kombination in der vorgeschriebenen Reihenfolge übertragen wird, und die andere Teilinformationsart, z.B. die zweite Art "1", durch eine Veränderung der Kombination in Rückwärtsrichtung gegen die vorgeschriebene Reihenfolge übertragen wird; und daß eine Signalfolge nach dem Leerlauf signal von einer Startkombination aus beginnt.

15. Elektronische Übertragungseinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß jede Folge einer übertragenen Teilinformationsfolge mit einer Referenz-Teilinformation (R) startet, und daß ein mit den Leitern verbundener Dekoder eine Einrichtung zum Erkennen der Richtung der Veränderung mittels der Referenz-Teilinformation enthält.