DE19736788A1

DE19736788A1 - Flipflopzelle

Info

Publication number: DE19736788A1
Application number: DE19736788A
Authority: DE
Inventors: Qureshi Fazal Ur Rehman; Martin William Person
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1996-10-09
Filing date: 1997-08-23
Publication date: 1998-04-23
Anticipated expiration: 2017-08-24
Also published as: US5774003A; KR19980032352A; DE19736788C2; KR100257208B1

Description

Die Erfindung betrifft eine Flipflopzelle nach dem Oberbegriff des Anspruchs 1.

Taktversatz kann ein Hauptproblem bei der Gestaltung digitaler Schaltkreise mit einer Vielzahl von Flipflops und Mehrfachtakten wie et wa in einer asynchronen Betriebsweise sein, der mit zunehmender Zahl von Flipflops problematischer wird. Zwei oder mehr Takte können untereinan der einen Taktversatz aus verschiedenen Gründen aufweisen, weil sie bei spielsweise von verschiedenen Taktgebern stammen oder die Taktsignale von verschiedenen Verteilungsketten des gleichen Taktes stammen. Takt versatz kann zu Korrelierungsfehlern zwischen tatsächlichem und ge wünschtem, vorbestimmtem Verhalten führen.

Gemäß Fig. 6 ist der Ausgang Q eines Flipflops A mit dem Ein gang D eines Flipflops B verbunden. Flipflop A empfängt den Takt X und Flipflop B den Takt Y. Gemäß Fig. 7 arbeiten die Flipflops A, B unter Idealbedingungen, d. h. ohne Versatz zwischen den Takten X, Y. Da die Flipflops A, B anstiegsflankengetriggerte D-Flipflops sind, geht der Ausgang des Flipflops A in Ansprache auf die Anstiegsflanke 20 des Tak tes X auf H-Pegel 28, und der Ausgang des Flipflops B geht in Ansprache auf die Anstiegsflanke 22 des Taktes Y auf H-Pegel 30. Gemäß Fig. 7 wird der Ausgang des Flipflops A auf den Flipflop B eine Taktperiode später übertragen. Wenn beispielsweise der Ausgang des Flipflops A in Ansprache auf die Anstiegsflanke 24 auf L-Pegel 32 geht, geht der Ausgang des Flipflops B in Ansprache auf die Anstiegsflanke 26 eine Taktperiode später auf L-Pegel 34. Flipflop B nimmt daher den vorherigen Wert des Flipflops A ein, während Flipflop A einen neuen Zustand annimmt, da beide Flipflops A, B gleichzeitig durch die Anstiegsflanken ihrer Taktimpulse aktualisiert werden.

In Fig. 8 ist der Betrieb bei einem Taktversatz 44 zwischen den Takten X, Y dargestellt. Hierbei nimmt Flipflop B den neuen Wert von Flipflop A anstatt den vorhergehenden Wert von Flipflop A an. Der Aus gang von Flipflop A geht in Ansprache auf die Anstiegsflanke 38 des Tak tes X auf H-Pegel 36, während der Ausgang des Flipflops B in Ansprache auf die Anstiegsflanke 42 des Taktes Y auf H-Pegel 40 geht. Der Taktver satz 44 zwischen den Takten X, Y bewirkt, daß die Anstiegsflanke 42 des Taktes Y Flipflop B triggert, nachdem der Ausgang des Flipflops A be reits auf H-Pegel 36 gegangen ist. Da der Ausgang des Flipflops A den Eingang des Flipflops B darstellt, ist der Ausgang 40 des Flipflops B in Ansprache auf die Anstiegsflanke 42 der neue Wert 36 des Flipflops A, d. h. wegen des Taktversatzes 44 zwischen den Takten X, Y werden die Da ten durch den Flipflop A gestört.

Da die Existenz und/oder der Betrag des Taktversatzes unvor hersehbar ist, wird das Verhalten von Flipflopschaltungen unvorherseh bar. Dies gilt für alle möglichen Verknüpfungen zwischen Flipflops A, B.

Wenn beispielsweise der Q- oder Q_-Ausgang des Flipflops A mit dem Ab tastdateneingang des Flipflops B verbunden ist, wird bei asynchronem Setzen oder Zurücksetzen ein Taktversatz zwischen den Takten X, Y den Ausgang des Flipflops B ebenso unvorhersehbar machen. Dies gilt außerdem nicht nur für Abtast-Flipflops mit einem Abtastdateneingang SI multiplext mit einem normalen Dateneingang D, bei dem das Flipflop als Schieberegister arbeiten kann, sondern für alle Arten von Flipflops mit oder ohne Setz-und/oder Rücksetzfunktion, Abtast-Flipflops und D-Flipflops.

In der nachfolgenden Tabelle 1 sind die verschiedenen Verbin dungen zwischen Abtast-Flipflops A, B aufgeführt, bei denen ein Taktver satz Probleme bereiten kann. Bei nicht abtastenden Flipflops mit ähnli chen Verbindungen kann der Taktversatz ebenfalls zu Problemen führen.

Tabelle 1

Hierbei ist ein normaler Abtastflipflop mit D-Multiplexanord nung als "SFFD", ein normaler Abtastflipflop mit asynchroner Setzfähig keit als "SFFDS", ein normaler Abtastflipflop mit asynchroner Rücksetz fähigkeit als "SFFDR" und ein normaler Abtastflipflop mit asynchroner Setz-und Rücksetzfähigkeit als "SFFDRS" bezeichnet.

Ein spezifisches Beispiel für die nachteilige Wirkung eines Taktversatzes ist in Fig. 9 dargestellt. Es ist bekannt, daß das Prüfen eines integrierten Schaltkreises einen wesentlichen Teil der Herstel lungskosten ausmacht, wobei in Fig. 9 ein Teil 45 eines derartigen Schaltkreises dargestellt ist, der Merkmale enthält, die sein eigenes Prüfen vereinfachen, d. h. ein Schaltkreis mit prüffreundlichem Entwurf (DFT). Hierbei werden manchmal Flipflops verwendet.

Der integrierte Schaltkreis 45 umfaßt Logikkreise 46, 47. Nach der Herstellung ist es wünschenswert oder notwendig, letztere zu prüfen. Wenn es sich hierbei um isolierte Komponenten handeln würde, wäre dies einfach durch Anlegen eines Satzes von Eingängen und überprüfen der da durch erzeugten Ausgänge vornehmbar. Jedoch sind die Logikkreise 46, 47 in dem integrierten Schaltkreis untergebracht, so daß ein direkter Zu gang zu ihren Ein- und Ausgängen nicht möglich ist, wodurch sich das Prüfen schwierig gestaltet.

Zum Prüfen ist es bekannt, Abtastflipflops 48, 49 vorzusehen, um Prüfwerte in den Schaltkreis 45 als auch die momentanen Inhalte der Flipflops aus dem Schaltkreis 45 zu schieben, um ihre Werte zu verifi zieren. Beispielsweise können durch Flipflops 48 Prüfwerte für die Ein gänge des Logikkreises 47 in den Abtasteingang A und die momentanen In halte des Logikkreises 46 aus dem Abtastausgang A geschoben werden. Durch Verwendung von Flipflops 49 können die laufenden Ausgangswerte des Logikkreises 47 aus dem Abtastausgang B und Prüfwerte für die Eingänge des nächsten Logikkreises (nicht gezeigt) in den Abtasteingang B gescho ben werden. Diese Schiebevorgänge werden als "scan shift"-Vorgänge be zeichnet. Durch Verwendung der Abtastflipflops 48, 49, die im Gegensatz zu nichtabtastenden Flipflops Schiebefähigkeit besitzen, ist der Schalt kreis 45 ein Scan-DFT-Schaltkreis. Wenn ein derartiger Schaltkreis syn chron mit einem einzigen Taktsignal betrieben wird, ist er problemlos, werden jedoch mehrere Taktsignale asynchron verwendet, führt ein Takt versatz zu Problemen.

Takte A, B und C seien unabhängige Takte, die bei einem Takt versatz dazu führen, daß bestimmte Flipflops 48, 49 in der Kette ent sprechend Fig. 8 die "neuen" Werte der unmittelbar vorhergehenden Flip flops annehmen, wodurch sich unkorrekte und bedeutungslose Ausgänge A, B ergeben.

Aufgabe der Erfindung ist es, eine Flipflopzelle nach dem Oberbegriff des Anspruchs zu schaffen, bei der das Problem eines Taktversatzes in einfacher Weise eliminiert wird.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.

Fig. 1 zeigt eine Ausführungsform einer Flipflopzelle.

Fig. 2 zeigt ein Zeitablaufdiagramm bezüglich der Arbeitsweise der Flipflopzelle von Fig. 1.

Fig. 3 zeigt eine weitere Ausführungsform einer Flipflopzelle.

Fig. 4 zeigt ein Zeitablaufdiagramm bezüglich der Arbeitsweise der Flipflopzelle von Fig. 3.

Fig. 5 zeigt eine detaillierte Ausführungsform von Fig. 1.

Fig. 6 zeigt eine konventionelle Flipflopanordnung.

Fig. 7 und 8 zeigen Zeitablaufdiagramme der Anordnung von Fig. 6 ohne und mit Taktversatz.

Fig. 9 zeigt einen konventionellen DFT-Kreis.

Fig. zeigt eine Flipflop-Zelle 50, die einen Flipflop A und gegebenenfalls einen Flipflop B umfaßt, die jeweils einen Abtastdaten eingang und/oder Setz- und/oder Rücksetzfunktionen besitzen können. Außerdem ist ein Schiebeflipflop 52 vorgesehen, der mit dem gleichen Takt X wie Flipflop A, jedoch mit der abfallenden Flanke hiervon getrig gert wird, während Flipflop B vom Takt Y getriggert wird. Der Ausgang des Flipflops A ist mit dem Eingang D des Schiebeflipflops 52 verbunden, während dessen Ausgang den Eingang D des Flipflops B bildet.

Gemäß Fig. 2 geht in Ansprache auf die Anstiegsflanke 38 des Taktes X der Datenausgang des Flipflops A auf H-Pegel 36. Allerdings geht der Datenausgang des Flipflops 52 solange nicht auf H-Pegel 54, bis die Abfallflanke 56 des Taktes X ansteht. Dies bedeutet, daß der Eingang des Flipflops B, der durch den Ausgang des Flipflops 52 gebildet wird, an der Ansteigsflanke 42 des Taktes Y noch auf L-Pegel 58 ist. Dies ver hindert, daß Flipflop B in Ansprache auf die Anstiegsflanke 42 des Tak tes Y auf H-Pegel 62 geht, vielmehr geschieht dies in Ansprache auf die Anstiegsflanke 60 des Taktes Y. Somit wird der Ausgang des Flipflops A selbst bei einem Taktversatz 44 zwischen den Takten X, Y korrekt und vorhersehbar eine Taktperiode später auf den Flipflop B gegeben.

In Ansprache auf die Anstiegsflanke 66 des Taktes X geht der Ausgang des Flipflops A auf L-Pegel 64. Dementsprechend geht auch der Ausgang des Flipflops 52 auf L-Pegel 70 bei der nächsten abfallenden Flanke 68 des Taktes X. Da der Eingang der Flipflops B, d.h der Ausgang des Flipflops 52, zunächst noch auf H-Pegel 72 ist, bleibt der Ausgang des Flipflops B nach der Anstiegsflanke 74 auf H-Pegel, d. h. Flipflop B hält den "alten" Wert, während Flipflop A einen "neuen" Wert annimmt. Eine Taktperiode später geht an der Anstiegsflanke 76 des Taktes Y der Ausgang des Flipflops B auf L-Pegel 78, da sein Eingang, der Ausgang des Flipflops 52, auf L-Pegel ist.

Trotz Taktversatz 44 zwischen den Takten X, Y besitzt die Flipflopzelle 50 ein normales, zu erwartendes Verhalten. Da der Ausgang des Flipflops 52 nicht auf H-Pegel 54 geht, bevor die abfallende Flanke 56 des Taktes X auftritt, beträgt die Immunität gegenüber Taktversatz einen halben Taktzyklus, d. h. die Zeit zwischen Anstiegsflanke 38 und abfallender Flanke 58 des Taktes X.

Bei der Flipflopzelle 80 von Fig. 3 sind Schiebeflipflops 82, 84, 88 ohne Abtastdateneingang vorgesehen. Die beiden Schiebeflipflops 82, 84 bilden einen üblichen D-Flipflop 86. Flipflop 82 wird durch die fallende Flanke 82 eines Taktes Z und Flipflop 84 durch die Anstiegs flanke des Taktes Z getriggert. Der zusätzliche dritte Flipflop 88 wird durch die fallende Flanke des Taktes Z getriggert.

Gemäß Fig. 4 geht anfänglich der Eingang D₁ von Flipflop 82 auf H-Pegel 89. Ausgang Q₁ geht in Ansprache auf die fallende Flanke 92 des Taktes Z auf H-Pegel 92. Folglich geht Ausgang Q₂ in Ansprache auf die Anstiegsflanke 96 des Taktes Z auf H-Pegel 94 und Ausgang Q₃ in An sprache auf die fallende Flanke 100 des Taktes Z auf H-Pegel 98. Wenn Eingang D₁ auf L-Pegel 102 gebracht ist, geht Ausgang Q₁ bei der näch sten fallenden Flanke 100 des Taktes Z auf L-Pegel 104. Folglich geht Ausgang Q₂in Ansprache auf die Anstiegsflanke 108 des Taktes Z auf H-Pegel 106 und Ausgang Q₃ in Ansprache auf die fallende Flanke 112 des Taktes Z auf L-Pegel 110.

Gemäß Fig. 5 umfaßt die Flipflopzelle 50 einen Multiplexer 116 mit zwei Eingängen und einem mit dem Flipflop 114 gekoppelten Ausgang. Ein Eingang des Multiplexers 116 dient als D-Eingang und der andere als Abtastdateneingang SI. Ein Steuereingang TE wird verwendet, um entweder den D- oder den SI-Eingang auszuwählen, um Daten auf den Dateneingang des Flipflops 114 zu übertragen.

Besonders vorteilhaft ist eine Flipflopzelle 50 bei einem DFT-Kreis etwa gemäß Fig. 9, indem die Flipflops 48, 49 teilweise oder alle durch Flipflopzellen 50 ersetzt werden können. Dies wird eine nachtei lige Auswirkung auf einen Scan-shift-Vorgang durch Taktversatz zwischen den Takten A, B, C ausschließen.

Das Vorsehen von Schiebeflipflops 52, 88 in den Flipflopzellen 50, 80 erfordert geringere Siliciumchipfläche als ad-hoc-Versuche, dem Problem des Taktversatzes beizukommen. In der nachfolgenden Tabelle II ist das geschätzte Ausmaß an Fläche gegenüber Abtastflipflops ohne Taktversatzschutz von Abtastflipflops mit 4 ns Taktversatzschutz gemäß einer ad-hoc-Lösung und der Flipflopzellen 50, 80 aufgeführt. Der Flächenbedarf ist bei den Flipflopzellen 50, 80 deutlich reduziert.

Tabelle II

Dementsprechend stellen die Flipflopzellen 50, 80 eine sehr zuverlässi ge und wenig aufwendige Lösung des Taktversatzproblems dar.

Claims

1. Flipflopzelle mit einem Hauptdateneingang, einem Hauptda tenausgang und einem Haupttakteingang, wobei ein erster Flipflops (A, 115, 84) mit einem Dateneingang und einem Datenausgang vorgesehen ist, der über einen Takteingang entsprechend dem Haupttakteingang triggerbar ist, dadurch gekennzeichnet, daß ein zweiter Flipflop (52) mit einem mit einem Dateneingang, einem Datenausgang und einem inver tierten Takteingang vorgesehen ist, dessen Dateneingang mit dem Daten ausgang des ersten Flipflips (A, 115, 84) gekoppelt ist, und der durch den Datenausgang des ersten Flipflops (A, 115, 84) und eine erste fal lende Flanke des Taktes unmittelbar nach der ersten Anstiegsflanke des Taktes am Takteingang des ersten Flipflops (A, 115, 84) triggerbar ist.

2. Flipflopzelle nach Anspruch 1, dadurch gekennzeichnet, daß ein Multiplexer (116) mit zwei Eingängen vorgesehen ist, dessen Ausgang mit dem Dateneingang des Flipflops (A) und von dem ein Eingang mit dem Hauptdateneingang gekoppelt ist.

3. Flipflopzelle nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Eingang des Multiplexers (116) mit einem Abtastdateneingang verbunden ist.

4. Flipflopzelle nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet, daß ein Setz- oder Rücksetzeingang für den Hauptdatenaus gang vorgesehen ist.

5. Flipflopzelle nach einem der Ansprüche 1 bis 4, dadurch ge kennzeichnet, daß der Hauptdateneingang den Dateneingang des ersten Fli pflops (A) bildet.

6. Flipflopzelle nach Anspruch 5, dadurch gekennzeichnet, daß dem zweiten Flipflop (52) ein dritter Flipflop (B) folgt, dessen Daten eingang den Datenausgang des zweiten Flipflops (52) bildet.

7. Flipflopzelle nach Anspruch 6, dadurch gekennzeichnet, daß der dritte Flipflop (52) einen von einem Takt (Y) belegten Takteingang aufweist.

8. Flipflopzelle nach einem der Ansprüche 1 bis 4, dadurch ge kennzeichnet, daß ein dritter Flipflop (82, 114) vorgesehen ist, dessen Dateneingang gegebenenfalls über einen Multiplexer (116) mit dem Haupt dateneingang verbunden ist, wobei die Takteingänge aller drei Flipflops mit dem Haupttakteingang gekoppelt sind.

9. Flipflopzelle nach Anspruch 8, dadurch gekennzeichnet, daß der Takteingang des dritten Flipflops (82, 114) invertierend ist.