DE2522341A1

DE2522341A1 - Koppelschaltung, insbesondere fuer integrierte schaltkreise bei elektronischen kleinuhren

Info

Publication number: DE2522341A1
Application number: DE19752522341
Authority: DE
Inventors: Masataka Hirasawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1974-05-20
Filing date: 1975-05-20
Publication date: 1975-11-27
Also published as: FR2272536B1; DE2522341B2; DE2522341C3; GB1514964A; US3976984A; CH588787A5; FR2272536A1

Description

Koppelschaltung, insbesondere für integrierte Schaltkreise bei elektronischen Kleinuhren

Die Erfindung betrifft eine Koppelschaltung (level shifting circuit device) mit einem komplementären logischen Schaltkreis aus p-Kanal- und η-Kanal-Feldeffekttransistoren mit isolierter Gate-Elektrode, im folgenden als IG-FETs bezeichnet.

Derzeit wird immer mehr eine Herabsetzung des Stromverbrauchs von Vorrichtungen gefordert, die integrierte Schaltkreise verwenden. Diese Forderung trifft speziell auf integrierte Schaltkreisvorrichtungen zur Verwendung bei (elektronischen) Armbanduhren zu. Infolgedessen wurde als logische Zeitrechnerschaltung ein integrierter Schaltkreis entwickelt, der mit möglichst niedriger Amplitude (z.B. 1,5 V) arbeitet und dessen Stromverbrauch nur einige Mikrowatt oder weniger beträgt. Andererseits wird eine Schaltung benötigt, die mit einer hohen Amplitude (z.B. 10 V) arbeitet, so daß sie eine Zeitanzeigevorrichtung anzusteuern vermag. Aus diesem Grund ist eine Schaltung zur signalmäßigen Verbindung dieser logischen Schaltung mit niedriger Amplitude mit der Anzeigetreiberschaltung mit hoher Amplitude, nämlich eine Koppelschaltung, erforderlich. Eine solche Koppel-

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schaltung besitzt im allgemeinen eine Tendenz zu einem hohen Stromverbrauch. Das bisher angewandte Verfahren zur Herabsetzung dieses Stromverbrauchs ist mit dem Nachteil behaftet, daß die Schaltungskonstruktion schwierig und kompliziert wird oder daß das Chip infolge seiner Größe schwierig zu miniaturisieren ist.

Der Erfindung liegt damit die Aufgabe zugrunde, eine Koppelschaltung zu schaffen, die einen niedrigen Stromverbrauch und einen einfachen Aufbau besitzt und die einfach herzustellen und so konstruiert ist, daß das Chip miniaturisiert werden kann.

Diese Aufgabe wird bei einer Koppelschaltung der genannten Art erfindungsgemäß gelöst durch eine erste, mit einer Stromquelle oder -Versorgung hoher Amplitude verbundene Klemme, eine Ausgangsklemme, einen zwischen der ersten Klemme und der Ausgangsklemme gebildeten ersten Leitpfad bzw. Stromweg mit einem ersten IG-FET des einen Leittyps, dessen erste Elektrode an die erste Klemme angeschlossen ist, eine Einrichtung zur Anlegung eines ersten Impulssignals an den ersten IG-FET, eine Bezugsspannungs-Eingangsklemme, einen zwischen letzterer und der Ausgangsklemme gebildeten zweiten Stromweg, welcher einen zweiten IG-FET des anderen Leittyps beinhaltet, eine Einrichtung zur Erzeugung eines zweiten Impulssignals einer vorbestimmten Polarität, das praktisch mit dem ersten Impulssignal synchronisiert ist, und eine Schaltungsanordnung zum Durchschal tenlas sen des zweiten IG-FETs, wenn das zweite Impulssignal mit einem eine niedrige Amplitude besitzenden logischen Signal von einer der Koppelschaltung unmittelbar vorgeschalteten logischen Schaltung übereinstimmt, wobei nur dann, wenn das zweite Impulssignal und das logische Signal koinzidieren, ein Bezugsspannungs-Ausgangssignal erhalten

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wird und mit Ausnahme dieses Zeitpunktes ein Ausgangssignal hoher Amplitude über den ersten Stromweg geliefert wird.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild einer Koppelschaltung gemäß der Erfindung,

Fig. 2 eine graphische Darstellung von Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 1,

Fig. 3 ein Schaltbild einer abgewandelten Koppelschaltung,

Fig. 4 eine graphische Darstellung von Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 3,

Fig. 5 eine Schaltungsanordnung, die durch Hinzufügung einer Speicherschaltung und einer Stabilisierschaltung zum Schaltkreis gemäß Fig. 3 gebildet wurde,

Fig. 6 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß Fig. 5»

Fig. 7 eine Abwandlung der Schaltungsanordnung gemäß Fig. 5, '

Fig. 8 Signalwellenformen zur Erläuterung der Arbeitsweise der abgewandelten Schaltung gemäß Fig. 7,

Fig. 9 eine Abwandlung der Schaltung gemäß Fig. 3,

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Fig. 10 ein Schaltbild einer Koppelschaltung gemäß einer weiter abgewandelten Ausfühnmgsform der Erfindung,

Fig. 11 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 10,

Fig. 12 eine Schaltungsanordnung, die durch Hinzufügung einer Speicher- und einer Stabilisierschaltung zum Schaltkreis gemäß Fig. 10 gebildet wurde,

Fig. 13 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß Fig. 12,

Fig. 14 eine Abwandlung der Schaltungsanordnung gemäß Fig. 12,

Fig. 15 Signalwellenformen zur Erläuterung der Arbeitsweise der abgewandelten Schaltungsanordnung gemäß Fig. 14,

Fig. 16 eine weitere Abwandlung der Schaltungsanordnung gemäß Fig. 12,

Fig. 17 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß Fig. 16,

Fig. 18 eine Abwandlung der Schaltung gemäß Fig. 10,

Fig. 19 ein Schaltbild einer noch weiter abgewandelten Koppelschaltung gemäß der Erfindung,

Fig. 20 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 19,

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- 5 Fig. 21 eine Abwandlung der Schaltung gemäß Fig. 19,

Fig. 22 eine durch Hinzufügung einer Speicher- und einer Stabilisierschaltung zum Schaltkreis gemäß Fig. 19 gebildete Schaltungsanordnung,

Fig. 23 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß Fig. 22,

Fig. 24 eine Abwandlung der Schaltungsanordnung gemäß Fig. 22,

Fig. 25 Signalwellenformen zur Erläuterung der Arbeitsweise der abgewandelten Schaltungsanordnung gemäß Fig. 24,

Fig. 26 ein Schaltbild einer Koppelschaltung gemäß einer noch weiter abgewandelten Ausführungsform der Erfindung und

Fig. 27 Signalwellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 26.

Gemäß Fig. 1 ist eine Stromversorgungsklemme 1 an eine Stromquelle bzw. -Versorgung mit einer hohen Gleichspannung von z.B. +10 V angeschlossen. Hierbei kann durch entsprechende Schaltung der IG-FETs (Feldeffekttransistoren mit isolierter Gate-Elektrode) auch eine negative Gleichspannungsquelle verwendet werden. Diese hohe Gleichspannung ist allgemein mit Ep bezeichnet. Die Stromversorgungsklemme 1 ist an die Source-Elektrode und an die Substrat-Elektrode eines p-Kanal-IG-FETs 2 angeschlossen. An die Gate-KLemme 3 des FETs 2 wird von einem Impulsgenerator 4 aus ein Impulssignal φ mit einer Amplitude von Ep V angelegt. Die Drain-Elektrode des

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FETs 2 ist an eine Aus gangs klemme 5, die Drain-Elektrode eines n-Kanal-IG-FETs 6 und die eine Elektrode eines Kondensators 7 angeschlossen.Auf diese Weise wird ein erster Stromweg von der Klemme 1 zur Klemme 5 über den p-Kanal zwischen Source- und Drain-Elektrode des IG-FETs 2 gebildet. Als Kondensator 7 kann eine Streukapazität, wie eine Gate-Kapazität, Masseschaltkapazität (wiring ground capacity), Sperrschichtkapazität ο,dgl. verwendet werden.

Die andere Elektrode bzw. Klemme des Kondensators 7 und die Substrat-Elektrode des IG-FETs 6 sind beide an Masse gelegt. Die Gate-Elektrode des IG-FETs 6 ist mit einer Eingangsklemme 8 verbunden, die mit einer bestimmten Gleichspannung E. von z.B. 1,5 V gespeist wird, während die Source-Elektrode mit einer Bezugsspannungs-Eingangsklemme 9 verbunden ist. Letztere ist an die Ausgangsklemme eines ODER-Torglieds 10 angeschlossen, dessen Eingangsklemmen mit einem Ausgangssignal eines Impulsgenerators 11 zur Erzeugung eines zweiten Impulssignals φ·, das mit dem ersten Impulssignal praktisch synchronisiert ist, bzw. mit einem logischen Signal VI niedriger Amplitude von einer logischen Vorstufen-Schaltung 12 gespeist werden. Auf diese Weise wird ein zweiter Stromweg von der Klemme 5 zur Klemme 9 über den Kanal zwischen Source- und Drain-Elektrode des n-Kanal-IG-FETs 6 gebildet, und durch den p-Kanal IG-FET 2 und den n-Kanal-IG-FET 6 wird eine komplementäre IG-FET-Schaltung gebildet.

Nachstehend ist die Arbeitsweise der in Big. 1 dargestellten Schaltung anhand von Fig. 2 erläutert. Obgleich sich die folgende Beschreibung auf eine positive Logik bzw. Schaltfunktion bezieht, gilt sie selbstverständlich auf ähnliche Weise auch für eine negative Logik. Das Ausgangssignal φ des Impulsgenerators 4 ist ein Impulssignal mit vorbestimmter zyklischer Periode und Breite sowie mit zwei Spannungswerten von 0 V und +E₂ V gemäß Fig. 2(a). Wenn das Impulssignal φ

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gleich O V ist, wird der IG-FET 2 durchgeschaltet, und wenn es E₂ V beträgt, sperrt der IG-FET 2. Bei durchgeschaltetem IG-FET 2 wird der Kondensator 7 auf +E₂ V aufgeladen, so daß an der Ausgangsklemme 5 ein Ausgangssignal von +Ep V erscheint.

Das Impulssignal φ^% des Impulsgenerators 11 besitzt gegenüber dem Impulssignal & die entgegengesetzte Polarität und eine etwas kleinere Breite als dieses sowie zwei Spannungswerte von 0 V und E^, wie dies aus Fig. 2(b) hervorgeht. Diese Spannung von E,. V besitzt denselben Wert oder Pegel von z.B. 1,5 V wie die Stromquellenspannung der logischen Vorstufen-Niederspannungsschaltung 12. Das logische Niederspannungssignal VI von der Schaltung 12 besitzt einen Wert von 0 V nur während der Periode, während welcher die Kopplung (levll shifting) durchgeführt werden soll, und einen solchen von +E_-. V während jeder anderen Periode als der Kopplungsperiode, wie dies aus Fig. 2(c) hervorgeht. Infolgedessen besitzt das Ausgangssignal von dem mit den Signalen φ^% und VI gespeisten ODER-Glied 10 einen Wert von 0 V nur während des Teils der Kopplungsperiode, in welchem das Impulssignal φ^% 0 V beträgt, und während aller anderen Perioden einen Wert von +E,. V. Dieses Signal (^¹ + Vl) wird an die Eingangsklemme 9 angelegt. Da die vorbestimmte Spannung E. stets an die Gate-Elektrode des n-Kanal-IG-FETs 6 angelegt wird, wird letzterer nur dann durchgeschaltet, wenn die an der Klemme 9 liegende Spannung 0 V und die Drain-Spannung des IG-FETs 6 +E₂ V beträgt. Dieser Zustand ist in Fig. 2(e) veranschaulicht. Wenn der IG-FET 6 durchgeschaltet ist, wird der auf

+E₂ V aufgeladene Kondensator 7 über den Source- und Drain-Elektrode des IG-FETs 6 einschließenden zweiten Stromweg entladen, so daß das Potential der Ausgangsklemme 5 auf 0 V reduziert wird.

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Wenn sich das Ausgangssignal (φ¹ + VI) vom ODER-Glied 10 auf +E V verschiebt, während das Impulssignal φ auf einer Spannung von +E₂ V bleibt, wird der IG-FET 2 zum Sperren gebracht, während der IG-FET 6 mit der Source-Elektrode an der Seite der Ausgangsklemme 5 und mit der Drain-Elektrode an der Seite der Klemme 9 liegt. Wenn die Schwellenwertspannung des IG-FETs 6 auf Vth eingestellt ist, wird der Kondensator 7 auf (E₁ - Vth) V aufgeladen. Da E_g> E^(E₁ - Vth) ist, und dennoch vorausgesetzt wird, daß (E₁ - Vth) = 0, kann (E. - Vth) praktisch als Bezugspannung angesehen werden. Wemn als nächstes das Signal φ auf 0 V verschoben wird, während das Signal {φ^% + VI) auf einer Spannung von +E₁ V bleibt, wird der IG-FET 6 zum Sperren gebracht und der IG-FET 2 durchgeschaltet, wodurch gemäß Fig. 2 (e) der Kondensator 7 wiederum auf E₂ V aufgeladen wird. Hierauf erfolgt wiederholt ein jeweils ähnlicher Vorgang.

Wenn daher das logische Niederspannungssignal VI 0 V beträgt, bis das Impulssignal φ zu 0 V wird, nachdem das Impulssignal $* zn 0 V geworden ist, besitzt das Ausgangssignal 01 praktisch den BezugsSpannungspegel und während der restlichen Periode den Hochspannungspegel von S₂ V,

Da bei der Schaltung gemäß Fig. 1 bei der Durchführung der Arbeitsweise dieser Schaltung zu keinem Zeitpunkt ein Gleichstrom über die Klemmen 1 und 9 fließen kann, brauchen im Entwurfsstadium die Impedanzwerte zwischen den Klemmen 1 und 5 sowie zwischen den Klemmen 5 und 9 nicht berücksichtigt zu werden. Infolgedessen können die Abmessungen der IG-FETs 2 und δ klein gewählt werden, und die Schaltkreiskonfiguration bzw. -konstruktion kann vereinfacht werden, wodurch Konstruktion und Herstellung für die Verwendung der Schaltung als integrierter Schaltkreis erleichtert werden.

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Bei der Ausführungsform gemäß Fig. 1 werden die beiden Stromwege zwischen den Klemmen 1 und 5 sowie den Klemmen und 9 lediglich durch den IG-FET 2 bzw. lediglich durch den IG-FET 6 gebildet. Im allgemeinen brauchen diese beiden Stromwege bzw. -pfade jedoch nur unter Verwendung einer solchen Schaltungsanordnung gebildet zu werden, die synchron mit den jeweiligen Durchschalt- und Sperrvorgängen der IG-FETs 2 und 6 ein- bzw. ausgeschaltet wird. Dies ist nachstehend anhand der Fig. 3 usw. noch näher erläutert. In der folgenden Beschreibung sind die einander entsprechenden Teile und Abschnitte mit jeweils denselben Bezugsziffern bezeichnet.

Gemäß Fig. 3 sind ein IG-FET 2 und ein IG-FET 2a in Reihe zwischen Klemmen 1 und 5 eingeschaltet, wobei ihre jeweiligen Substrate mit der Klemme 1 verbunden sind. Weiterhin sind ein IG-FET 6 und ein IG-FET 6a in Reihe zwischen die Klemme 5 und eine Klemme 9 geschaltet, wobei ihre jeweiligen Substrate an Masse liegen. Die Klemme 9 liegt ebenfalls an Masse. Die Drain-Elektroden der IG-FETs 2a und 6 sind, ebenso wie ihre Gate-Elektroden, miteinander verbunden. Der Verbindungspunkt zwischen den Gate-Elektroden der IG-FETs 2a und 6 ist an eine Klemme 20 angeschlossen, die mit einem logischen Signal VI niedriger Spannung von der genannten logischen Vorstufen-Niederspannungsschaltung beschickt wird. An die Gate-Elektrode des IG-FETs 6a ist eine Klemme 21 angeschlossen, die mit einem Impulssignal ^¹ gespeist wird. Bei der Ausführungsform gemäß Fig. 3 ist der erste Stromweg zwischen den Klemmen 1 und 5 unter Einbeziehung der IG-FETs 2 und 2a ausgebildet, während der zweite Stromweg zwischen den Klemmen 5 und 9 die IG-FETs 6 und 6a einschließt.

Im folgenden ist die Arbeitsweise der Schaltung gemäß Fig. anhand von Fig. 4 erläutert. Wenn ein Impulssignal (! = 0 V ist, ist der IG-FET 2 durchgeschaltet, während bei 0 V betragendem Impulssignal φ das Impulssignal i>^x ebenfalls 0 V

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beträgt. Aus diesem Grund ist der IG-FET 6a im Sperrzustand. Wenn vorausgesetzt wird, daß die Schwellenwertspannung des IG-FETs 2a einen Wert von Vth besitzt, sind die logischen Werte oder Pegel des logischen Niederspannungssignals VI ein Bezugsspannungswert Eq und ein erster Spannungswert E-, wobei im wesentlichen die Beziehung (E₁ - E_Q| < |E₂ - E_Q| - Ivthl gilt. Aus diesem Grund wird ungeachtet des Spannungspegels oder -werts des Eingangssignals VI der IG-FET 2a durchgeschaltet. Infolgedessen wird der Kondensator auf +Ep V aufgeladen.

Selbst wenn das Signal i> gemäß Fig. 4(a) zu +E₂ V geworden ist, so daß der IG-FET 2 sperrt, bleibt der Kondensator 7 auf einer Spannung von +E2 V, weil sich der IG-FET 6a im Sperrzustand befindet, während das Signal fi¹ » 0 V beträgt. Wenn der Pegel oder Wert des Signals φ^χ gemäß Fig. 4(b) auf +E. V verschoben wird, wird der IG-FET 6a durchgeschaltet. Wenn zu diesem Zeitpunkt der Pegel des Eingangssignals VI 0 V beträgt, befindet sich der IG-FET 6 im Sperrzustand, so daß der Kondensator 7 weiterhin eine Spannung von +E2 V beibehält. Falls jedoch zu diesem Zeitpunkt der Pegel des Eingangssignals VI gemäß Fig. 4(c) gleich +E V ist, wird der IG-FET 6 durchgeschaltet, mit dem Ergebnis, daß der Kondensator 7 gemäß Fig. 4(d) entladen wird, so daß das Potential an der Ausgangsklemme 5 auf 0 abfällt.

Wenn das Signal jrf¹ auf 0 V übergeht, wird der IG-FET 6a in den Sperrzustand gebracht, so daß an der Klemme 21 weiterhin eine Spannung von 0 V anliegt. Wenn das Signal φ zu diesem Zeitpunkt zu 0 V wird, wird der IG-FET 2 wiederum durchgeschaltet, um den Kondensator 7 auf +E₂ V aufzuladen, so daß die Ausgangsklemme 5 gemäß Fig. 4(d) eine Spannung von +E₂ V besitzt. Auf diese Weise wird das Eingangssignal VI mit zwei Pegeln oder Werten, d.h. 0 V und E^ V, an das zwei

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Werte, nämlich O V und +E₂ V, besitzende Ausgangssignal V« angekoppelt.

In der vorstehenden Beschreibung wurde der höhere Wert des Signals φ^% spezifisch auf +E₁ V festgelegt, doch braucht dieser Spannungswert nur so hoch zu sein, daß der IG-FET 6a durchschaltet, d.h. er braucht nur höher zu sein als die Schwellenwertspannung des IG-FETs 6a. Außerdem können Impulsbreite, Phase und zyklische Periode des Impulssignals φ¹ so festgelegt werden, daß die Durchschaltperiode des IG-FETs 6a innerhalb der Zeitspanne liegt, während welcher das Signal φ « +E₂ V beträgt und mithin der IG-FET 2 im Sperrzustand ist. Infolgedessen können die Signale φ und φ^χ bezüglich Impulsbreite und Phase gleich sein und sich lediglich in bezug auf die zyklische Periode voneinander unterscheiden.

Außerdem braucht das Source-Potential des IG-FETs 2 nicht zu jeder Zeit +Ep V zu sein. Beispielsweise kann an die Klemme 1 ein Impuls angelegt werden, der zu +Ep V wird, wenn das Signal φ einen Wert von 0 besitzt. Außerdem kann an die Klemme 9» ohne diese an Masse zu legen, ein Impuls angelegt werden, der eine Bezugsspannung von E_Q V besitzt, wenn der IG-FET 6 durchgeschaltet ist.

In Fig. 5 ist die Koppelschaltung gemäß Fig. 3 als Ganzes durch die mit 25 bezeichnete gestrichelte Linie umschlossen. Ein Schaltungsblock 26 stellt eine Speicherschaltung zur Speicherung des Ausgangssignals O₁ der Koppelschaltung 25 dar, während ein'Schaltungsblock 27 eine Schaltung zur Stabilisierung des Ausgangssignals O₂ der Speicherschaltung 26 darstellt.

Die Speicherschaltung 26 ist so aufgebaut, daß zwei p-Kanal-

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IG-PETs 2-1, 2a-1, zwei n-Kanal-IG-FETs 6-1, 6a-1 und ein Kondensator 7-1 gemeinsam auf ähnliche Weise an die Koppelschaltung gemäß Fig. 3 angeschlossen sind. Die Gate-Elektrode des IG-FETs 2-1 wird mit einem Impulssignal ?' mit der dem Impulssignal i$' entgegengesetzten Polarität gespeist, während an einen Verbindungs- bzw. Verzweigungspunkt zwischen den Gate-Elektroden der IG-FETs 2a-1, 6a-1 über die Klemme 5 ein Ausgangssignal der Koppelschaltung 25 angelegt wird. Die Gate-Elektrode des IG-FETs 6a-1 wird mit dem Impulssignal rf¹ gespeist.

Wenn sich der Wert des an der Ausgangsklemme 5 der Koppelschaltung 25 auftretenden Ausgangssignals CL gemäß Fig. 6(d) auf 0 V verringert, besitzen die beiden Signale i> und ji^! auf die in Verbindung mit den Fig. 3 und 4 erläuterte Weise jeweils die höheren Werte Ep bzw. E^ (vgl. Fig. 6(a) und 6(b)). Da folglich das an die Gate-Elektrode des IG-FETs 2-1 angelegte Signal ^¹ einen Wert von 0 V besitzt, sind die IG-FETs 2-1, 2a-1 durchgeschaltet, während der IG-FET 6-1 sperrt und der IG-FET 6a-1 durchschaltet. Wie aus den Fig. 6(d) und 6(e) hervorgeht, wird nämlich gleichzeitig mit der Verringerung des Ausgangssignals CL auf 0 V das Ausgangssignal O₂ auf +E₂ V erhöht, weil der Kondensator 7-1 auf +E₂ aufgeladen ist. Das Ausgangssignal 0_Λ der Koppelschaltung 25

wird daher als der Aufladespannungswert des Kondensators 7-1 gespeichert. Dieser gespeicherte Wert wird aufrechterhalten, bis die Ladung des Kondensators 7-1 über die IG-FETs 6-1, 6a-1 entladen wird, weil das Iinpulssignal 6¹ auf einen höheren Wert (+E₂ V) übergeht, nachdem der Wert des logischen Niederspannungssignals VI gemäß Fig. 6(c) zu Null geworden ist.

Das Ausgangssignal O₂ der Speicherschaltung 26 wird über die Klemme 5-1 an einen Verbindungs- bzw. Verzweigungspunkt

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zwischen den Drain-Elektroden der IG-FETs 2a-2, 6-2 der Stabilisierschaltung 27 und einen Verbindungspunkt zwischen den Gate-Elektroden der IG-FETs 28, 29 angelegt. Die Source-Elektrode des IG-FETs 2a-2 ist über den p-Kanal-IG-FET 2-2 an eine Hochspannungsquelle bzw. eine Quelle höherer Spannung +Ep angeschlossen, während die Source-Elektrode des IG-FETs ,6-2 über den IG-FET 6a-2 an Masse liegt. Der Verzweigungspunkt zwischen den Gate-Elektroden der IG-FETs 2a-2, 6-2 ist mit einem Verzweigungspunkt zwischen den Drain-Elektroden der IG-FETs 28, 29 verbunden. Die Gate-Elektrode des IG-FETs 2-2 wird mit dem Impulssignal φ¹ gespeist, während an die Gate-Elektrode des IG-FETs 6a-2 das die entgegengesetzte Polarität besitzende Impulssignal ]?' angelegt wird.

Genauer gesagt, wenn sich der Pegel oder Wert des Ausgangssignals Oo an der Ausgangsklemme 5-1 der Speicherschaltung 26 von O V auf +E₂ V ändert, wie dies in Fig. 6(e) dargestellt ist, wird der IG-FET 2-2 zum Sperren gebracht und der IG-FET 6a-2 durchgeschaltet, weil zu diesem Zeitpunkt das Signal φ^% ebenfalls eine Spannung von +Ep V besitzt. Da zu diesem Zeitpunkt der IG-FET 28 sperrt und der IG-FET 29 durchgeschaltet ist, werden die Gate-Potentiale der IG-FETs 2a-2, 6-2 zu O V, so daß der IG-FET 6-2 ebenfalls durchschaltet.

Selbst wenn als nächstes das Signal φ^% auf O V übergeht, während das Ausgangssignal O₂ weiterhin eine Spannung von +E₂ V besitzt, erfährt der Betriebszustand der IG-FETs 28, 29 keine Veränderung, so daß ein Aus gangs signal 0%, auf einer Spannung von 0 V bleibt. Wenn hierauf das Signal O₂ auf 0 V übergeht, schaltet der IG-FET 28 durch, währendder IG-FET 29 sperrt und die IG-FETs 6-2, 6a-2 ebenfalls sperren. Infolgedessen erhöht sich das Signal O₂ auf das gleiche Potential wie das der Hochspannungsquelle +E₂. Infolgedessen

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wird das Ausgangssignal O₂ der Speicherschaltung 26 durch die Stabilisierschaltung 27 stabil aufrechterhalten.

In diesem Zusammenhang ist zu beachten, daß das Ausgangssignal O₁ der Speicherschaltung 26 in der Weise zugeführt werden kann, daß es die entgegengesetzte Polarität erhält, indem zwischen der Koppelschaltung 25 und der Speicherschaltung 26 gemäß Fig. 5 ein Umsetzer angeordnet wird, und daß weiterhin die Anordnung so getroffen werden kann, daß durch Anordnung einer Torschaltung, die mit dem Ausgangssignal 0,. der Koppelschaltung 25 und einem anderen logischen Signal, z.B. dem Ausgangssignal einer anderen Koppelschaltung, gespeist wird, welche Impulse φ und 6¹ mit jeweils zwei Pegeln bzw. Werten, z.B. 0 V und +E₂ V, verwendet, das Ausgangssignal dieser Torschaltung in der Speicherschaltung 26 gespeichert wird.

Gemäß Fig. 7, die eine Abwandlung der Schaltung gemäß Fig. zeigt, ist das Aus gangs signal 0,. der Koppelschaltung 25 an eine Verzweigung zwischen den Source-Elektroden von IG-FETs 2-1, 6a-1 in einer Speicherschaltung 26a angelegt. Das Substrat des IG-FETs 2-1 ist mit einer Stromquelle +E₂ verbunden, während das Substrat des IG-FETs 6a-1 an Masse liegt. Ein Verzweigungspunkt zwischen den Drain-Elektroden der IG-FETs 2-1, 6a-1 ist mit einer Aus gangs klemme 5-1 und der einen Klemme des Kondensators 7-1 verbunden, dessen andere Klemme an Masse liegt. Die Gate-Elektrode des IG-FETs £a-1 wird mit dem Aus gangs signal £^% gespeist, während an die Gate-Elektrode des IG-FETs 2-1 das die entgegengesetzte Polarität besitzende Impulssignal i?¹ angelegt wird.

Wenn nämlich das Ausgangssignal φ^χ während der Zeitspanne, in welcher das logische Signal VI niedriger Spannung einen höheren Wert (+E₁ V) besitzt, auf +E₂ V übergeht (vgl. Fig. 8(b) und 8(c)), wird das Ausgangssignal O₁ der Koppelschal-

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tung 25 gemäß Fig. 8(d) auf O V reduziert. Infolgedessen wird der IG-FET 2-1 gesperrt und der IG-FET 6a-1 durchgeschaltet, um den Kondensator 7-1 sich entladen zu lassen, so daß das Ausgangssignal O₂ der Ausgangsklemme 5-1 auf 0 V abfällt. Dieser O-V-Zustand des Ausgangssignals O₂ wird aufrechterhalten, bis das Impulssignal ji¹ das nächste Mal von 0 V auf +E₂ V übergeht. Beim Übergang des Signals *5' auf +E₂ V wird der IG-FET 2-1 durchgeschaltet, während der IG-FET 6a-1 sperrt, so daß der Kondensator 7-1 wiederum auf +E₂ V aufgeladen wird.

Die Polarität des Ausgangssignals O₂ der Speicherschaltung 26a wird auf erforderliche Weise durch einen Umsetzer 30 umgekehrt und somit zu einem Ausgangssignal 0, umgewandelt. Beim Umsetzer 30 sind ein p-Kanal-IG-FET 31 und ein n-Kanal-IG-FET 32 in Reihe zwischen eine Stromquelle +E₂ und Masse eingeschaltet, während an dem Verbindungs- bzw. Verzweigungspunkt zwischen den Gate-Elektroden der IG-FETs 31» 32 das Ausgangssignal O₂ der Vorstufe angelegt wird. Das Ausgangisignal 0, des Umsetzers 30 wird von einer Klemme 5-2 über einen Verzweigungspunkt zwischen den Drain-Elektroden der IG-FETs 31, 32 abgenommen. Die Substrate der IG-FETs 31 und 32 sind an die Stromquelle +E₂ bzw. an Masse angeschlossen.

Fig. 9 veranschaulicht eine Abwandlung der Schaltung gemäß Fig. 3. Der erste Stromweg bzw. -pfad wird dabei nur durch einen IG-FET 2 gebildet, während der zweite Stromweg durch eine logische Parallel-Reihenschaltung mit einem IG-FET 6a sowie vier IG-FETs 6-11, 6-12, 6-21 und 6-22 gebildet wird, die reihenparallel zum IG-FET 6a geschaltet sind. An die Gate-Elektroden der vier IG-FETs 6-11, 6-12, 6-21 und 6-22 werden anstelle des logischen Signals VI vier logische Signale VI 11, VI 12, VI 21 bzw. VI 22 angelegt. Die aassesei-

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tige Klemme des Kondensators 7 ist zusammen mit den betreffenden Substrat-Elektroden der IG-FETs 6-11, 6-12- 6-21 und 6-22 mit einer Klemme 9 verbunden. Die Gate-Elektrode des IG-FETs 2 wird mit dem Signal φ gespeist, während an die Gate-Elektrode des IG-FETs 6a das Signal "fi¹ angelegt wird.

Gemäß Fig. 9 gilt im Fall der Verwendung einer positiven Logik zwischen den logischen Signalen VI und VI 11 - VI eine Beziehung, die sich durch die logische Formel VI = VI 11 . VI 12 + VI 21 * VI 22 ausdrücken läßt. Wenn nämlich das Signal ^' den höheren Wert besitzt und der IG-FET 6a demzufolge durchgeschaltet wird, wird ein logisches Produkt aus den Signalen VI 11 und VI 12 erhalten, so daß der zweite Stromweg durch die IG-FETs 6a, 6-11 und 6-12 gebildet wird, während dann, wenn ein logisches Produkt aus den Signalen VI 21 und VI 22 erhalten wird., der zweite Stromweg durch die IG-FETs 6a, 6-21 und 6-22 gebildet wird. Je nach dem erhaltenen logischen Produkt wird diß Ladung des Kondensators über die IG-FETs 6a, 6-11 und 6-12 oder über die IG-FETs 6a, 6-21 und 6-22 entladen.

Bei der Abwandlung gemäß Fig. 9 kann die Anordnung so getroffen sein, daß an die Klemme 1 ein Signal ^ angelegt wird, das einer Umsetzung des Signals φ gemäß Fig. 4(a) unterworfen (worden) ist. Außerdem kann anstelle des Signals φ als an die Klemme 21 anzulegendes Signal das Signal φ mit der höheren Spannung von +E>2 V verwendet werden. Wenn zudem die logische Schaltung gemäß Fig. 9 unter Verwendung einer negativen Logik betrieben werden soll, braucht an sie nur ein Signal angelegt zu werden, welches der logischen Formel VI = (VI 11 + VI 12) · (VI 21 + VI 22) genügt.

Bei der Ausführungsform gemäß Fig. 10 wird der erste Stromweg zwischen den Klemmen 1 und 9 durch ein p-Kanal-IG-FET 2 ge-

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bildet, an dessen Gate-Klemme 3 gemäß Fig. 11(a) ein Signal φ angelegt wird. Andererseits wird der zweite Stromweg zwischen einer Klemme und der Klemme 9 durch zwei in Reihe geschaltete n-Kanal-IG-FETs 6, 6a gebildet, an deren Gate-Klemmen bzw. -Elektroden 8, 21 gemäß Fig. 11(b) eine konstante Spannung E₁ bzw. ein Impulssignal ^¹ angelegt werden. Das Substrat des IG-FETs 2 ist mit einer Stromquelle bzw. Stromversorgung +E₂ verbunden, während die Substrate der IG-FETs 6, 6a an Masse liegen. Ein Kondensator 7 ist zwischen die Ausgangsklemme 5 und Masse eingeschaltet.

Im folgenden ist die Arbeitsweise der Schaltung gemäß Fig. 10 anhand von Fig. 11 erläutert. Wenn das Signal φ eine Spannung von 0 V besitzt, ist der IG-FET 2 durchgeschaltet, und das Signal i>^x besitzt ebenfalls eine Spannung von 0 V, so daß der IG-FET 6a sperrt. Obgleich dabei somit der zweite Stromweg durch den IG-FET 6a unterbrochen ist, ist der erste Stromweg hergestellt bzw. geschlossen, so daß der Kondensator 7 auf +Ep V aufgeladen wird.

Wenn sich dann der Spannungswert des Signals φ auf den höheren Wert verschiebt, wird der IG-FET 2 in den Sperrzustand gebracht. Solange das Signal φ' jedoch den niedrigeren Wert besitzt, bleibt der IG-FET 6a im Sperrzustand. Infolgedessen besitzt der Kondensator 7 weiterhin eine Spannung von +Ep V.

Wenn hierauf das Signal fi¹ auf den höheren Wert (+E₂ V) übergeht, wird der IG-FET 2 zum Sperren gebracht und der IG-FET 6a durchgeschaltet. Wenn zu diesem Zeitpunkt das logische Signal VI gemäß Fig. 11(c) den höheren Wert (E₁ V) besitzt, besitzen Gate- und Source-Elektrode des IG-FETs 6 das gleiche Potential, so daß der IG-FET 6 im Sperrzustand steht und der Kondensator 7 daher auf der Spannung von +E₂ V

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bleibt. Wenn andererseits das logische Signal VI eine Spannung von 0 V besitzt, wird der IG-FET 6 durchgeschaltet, mit dem Ergebnis, daß sich der Kondensator 7 entlädt, so daß das Ausgangssignal (L· gemäß Fig. 11(d) auf 0 V abfällt.

Wenn sodann das Signal φ¹ auf 0 V übergeht, wird der IG-FET 6a in den Sperrzustand versetzt. Da jedoch zu diesem Zeitpunkt das Signal φ auf dem höheren Wert bleibt, ist der IG-FET 2 gesperrt, so daß das Ausgangssignal (L· auf 0 V bleibt. Wenn,das Signal φ wiederum auf den niedrigeren Wert übergeht, wiederholt sich die vorstehend beschriebene Arbeitsweise.

Auf diese Weise wird entsprechend dem logischen Signal VI mit zwei logischen Werten, nämlich der Bezugsspannung Eq (0 V im vorliegenden Fall) und E₁ V, das Aus gangs signal O₁ mit den beiden Werten von 0 V und E₂ V erzielt, wodurch der gewünschte AnkopplungsVorgang erreicht wird. In diesem Zusammenhang ist zu beachten, daß die Reihenfolge des Anschlusses der IG-FETs 6a und 6 umgekehrt werden kann, d.h. daß der IG-FET 6a an die Seite der Klemme 9 angeschlossen werden kann. Wenn weiterhin der höhere Wert des Signals φ^χ spezifisch auf E₁ V eingestellt wird, kann der IG-FET 6 weggelassen werden. Zudem kann unabhängig vom Potentialwert des Signals φ¹ ein logisches Signal VI-1 mit den beiden Werten von 0 V und E₁ V als Gate-Signal des IG-FETs 6 eingesetzt werden. Obgleich in diesem Fall das logische Signal VI-1 den höheren Wert (E₁ V) besitzt, erhält das Ausgangssignal O₁ die Bezugsspannung E_Q des Signals VI, und während der restlichen Periode besitzt das Ausgangssignal O₁ eine Spannung von E₂ V. Genauer gesagt, wird dabei ein Ausgangssignal O₁ erhalten, dessen Spannungswert durch die logische Formel (VI + VI + 1) bestimmt wird.

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Fig. 12 veranschaulicht eine Schaltung, die dadurch gebildet worden ist, daß zur Koppelschaltung gemäß Fig. 10 eine Speicherschaltung 26 und eine Stabilisierschaltung 27 der Art gemäß Fig. 5 hinzugefügt worden sind. Die Schaltungen und 27 besitzen dabei die Konstruktion gemäß Fig. 5.

Wenn gemäß Fig. 13 die Signale φ bzw. φ^χ jeweils ihren höheren Wert besitzen, wirkt die Speicherschaltung 26 als Umsetzer zur Einführung einer Aufladung des Kondensators 7-1 zwischen der Ausgangsklemme 5-1 und Masse der Speicherschaltung 26, so daß deren Ausgangssignal Og mit einer der Aufladung des Kondensators 7-1 entsprechenden Ladung aufrechterhalten wird, bis das Signal φ^χ als das nächste Abtastimpulssignal den höheren Wert erreicht. Die Stabilisierschaltung 27 ist in Kaskadenschaltung an die Speicherschaltung 26 angeschlossen, wobei sie dann, wenn das Signal φ^χ den niedrigeren Wert besitzt, als Flip-Flop-Schaltung wirkt, wodurch das Ausgangssignal O₂ stabil aufrechterhalten wird. Fig. 14 zeigt eine weitere Abwandlung der Schaltung gemäß Fig. 12. In diesem Fall besteht die Koppelschaltung aus einem p-Kanal-IG-FET 2, welcher den ersten Leit- bzw. Stromweg bildet, sowie n-Kanal-IG-FETs 6a, 6-11 und 6-21, welche den zweiten Stromweg bilden, und dem Kondensator 7. Der Gate-Elektrode des IG-FETs 2 wird das Signal φ gemäß Fig. 15(a) aufgeprägt, während an die Gate-Elektrode des IG-FETs 6a das Signal j>^% gemäß Fig. 15(b) angelegt wird und die Gate-Elektroden der IG-FETs 6-11, 6-21 mit zwei logischen Signalen VI 2, VI 3 beschickt werden, welche bezüglich des logischen Eingangssignals VI gemäß Fig. 15(b) der bei Verwendung einer positiven Logik erhaltenen logischen Formel VI = VI 1 + VI 2 + VI 3 genügen. An die Verzweigung zwischen den Source-Elektroden der IG-FETs 6-11, 6-21 wird das logische Signal VI angelegt. Im Fall einer negativen Logik ergibt sich die Beziehung VI = VI 1 · VI 2 · VI 3.

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Das Ausgangssignal CL der Koppelschaltung gemäß Fig. 15(e) wird über die Ausgangsklemme 5 an die Speicherschaltung angelegt, die ähnlich aufgebaut ist wie in Fig. 12. Bei dieser Speicherschaltung 26 sind die Substrat-Elektroden der IG-FETs 2-1, 2a-1 an eine Stromquelle bzw. Stromversorgung mit einer Spannung von E₂ V oder E, V angeschlossen, und die Gate-Elektrode des IG-FETs 2-1 wird mit dem durch Umkehrung eines Signals ^L gemäß Fig. 15(c) erhaltenen Signal ^L gespeist, während an die Source-Klemme bzw. -Elektrode des IG-FETs 2-1 eine Stromquelle von E/ V angeschlossen ist. Weiterhin sind die Substrat-Elektroden der IG-FETs 6-1, 6a-1 mit einer Stromquelle mit einer Spannung von 0 V oder E, V verbunden, und die Source-Elektrode des IG-FETs 6a-1 ist an eine Stromquelle von E, V angeschlossen. Die Gate-Elektrode des IG-FETs 6a-1 wird mit dem Signal jL gemäß Fig. 15(c) gespeist. In diesem Zusammenhang ist zu beachten, daß zwischen den Spannungen E., E₂, E, und E^ die Beziehung OV < E., <E₂ und OV < E, < E^ < E₂ besteht. Entsprechend dem Ausgangssignal O^ der Koppelschaltung erscheint an der Ausgangsklemme 5-1 das Ausgangssignal O₂ mit einer dem Ausgangssignal O^ entgegengesetzten Polarität.

Das Ausgangssignal O₂ wird an die Stabilisierschaltung 27 angelegt, die ähnlich aufgebaut ist wie die Schaltung gemäß Fig. 12. Die Substrat-Elektroden der IG-FETs 2-2, 2a-2 und

28 sind an eine Stromquelle von E₂ oder E. V angeschlossen, während die Substrat-Elektroden der IG-FETs 6-2, 6a-2 und

29 mit einer Stromquelle von 0 oder E, V verbunden sind. Die Source-Elektroden der IG-FETs 2-2, 28 sind an eine Stromquelle von E. V angeschlossen, während diejenigen der IG-FETs 6a-2, 29 mit einer Stromquelle von E, V verbunden sind. Ersichtlicherweise kann als Ausgangssignal der Stabilisierschaltung 27 das auf der Umkehrung des Signals O₂ beruhende Signal U₂ auf erforderliche Weise von einer Verzwei-

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gung zwischen den Drain-Elektroden der IG-FETs 28, 29 abgenommen werden.

Gemäß Fig. 16 wird das Ausgangssignal CL der Koppelschaltung 25a gemäß Fig. 17(d) durch einen Umsetzer 30 einer Polaritätsumkehrung unterworfen, so daß es das Ausgangssignal gemäß Fig. 17(e) wird. Das Ausgangssignal C^ des Umsetzers 30 wird dann zur Speicherschaltung 26a geleitet. Wenn die Signale dt φ¹ den höheren Wert besitzen, speichert die Speicherschaltung 26a gemäß Fig. 17(f) das Ausgangssignal O^ der Koppelschaltung 25 als Signal 0-, in dem Zustand, in welchem der Kondensator 7-1 aufgeladen ist.

Fig. 18 ist ein Schaltbild einer Abwandlung der Schaltung gemäß Fig. 10. Bei dieser abgewandelten Ausführungsform wird ein erster Stromweg durch den IG-FET 2 gebildet, während der zweite Stromweg aus einer Reihenschaltung besteht, die durch einen IG-FET 6a und eine Reihenparallelschaltung aus den IG-FETs 6-11, 6-12, 6-21 und 6-22 gebildet wird. Die Source-Elektroden der IG-FETs 6-12, 6-22 sind an die Klemme 9 angeschlossen, welcher das logische Eingangssignal VI 0 aufgeprägt wird. Die Gate-Elektrode des IG-FETs 2 wird mit dem Signal ό und die Gate-Elektrode des IG-FETs 6a mit dem Signal &¹ gespeist, während den Gate-Elektroden der IG-FETs 6-11, 6-12, 6-21 und 6-22 die logischen Signale VI 11, VI 12, VI21 bzw. VI 22 aufgeprägt werden. Wenn zwischen dem an die Klemme 9 gemäß Fig. 10 angelegten logischen Signal VI und den fünf logischen Signalen VI 0, VI 11, VI 12, VI 21 und VI 22 die bei Verwendung einer positiven Logik erreichte Beziehung gemäß der logischen Formel VI » VI 0 + VI 11 · VI 12 + VI 21· VI 22 aufgestellt wird, arbeitet die Schaltung gemäß Fig. auf die in Verbindung mit den Fig. 10 und 11 beschriebene Weise. Hierbei ist zu beachten, daß im Fall einer negativen Logik nur die logische Formel VI » VI 0 · (VI 11 + VI 12) · (VI 21 + VI 22} zu gelten braucht.

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Bei der Ausführungsform gemäß Fig. 19 wird der erste Leitweg bzw. Stromweg zwischen den Klemmen 1 und 5 durch die in Reihe geschalteten ρ-Kanal-IG-PETs 2 und 2a gebildet, deren Substrate mit der Klemme 1 verbunden sind. An die Gate-Klemme 3 des IG-FETs 2 wird ein Taktsignal ^ gemäß 20(a) angelegt. Der zweite Stromweg zwischen den Klemmen 5 und 9 wird dagegen durch einen einzigen n-Kanal-IG-FET 6 gebildet. Die Gate-Elektrode des IG-FETs 6 ist zusammen mit derjenigen des IG-FETs 2a mit einer Klemme 20 verbunden, welcher das eine niedrige Spannung besitzende logische Signal VI gemäß Fig. 20(c) aufgeprägt wird, während das Substrat des IG-FETs 6 an Masse liegt. Der Kondensator 7 ist zwischen die Ausgangsklemmen 5 lind Masse eingeschaltet. Die Source-Elektrode des IG-FETs 6 wird mit dem Signal J^x gemäß Fig. 20(b) gespeist, welches die entgegengesetzte Polarität wie das Signal ^ und eine O-V-Periode besitzt, die geringfügig kürzer ist als die Periode des höheren Werts oder Pegels des Signals φ. Dies bedeutet, daß das Signal fc den höheren Wert zumindest während der Periode des niedrigeren Werts oder Pegels des Signals ψ besitzt.

Wenn das Signal j> bei der Schaltung gemäß Fig. 19 und 20 seinen niedrigeren Wert besitzt, ist der IG-FET 2 durchgeschaltet. Das Signal VI mit niedriger Spannung besitzt zwei Werte -E. V und E_Q V, wobei im wesentlichen die Beziehung (E₁ - E₀J < |E₂ - E₀J - |Vth| Gültigkeit besitzt. Aus diesem Grund wird der IG-FET 2a unabhängig vom Wert oder Pegel des Signals VI durchgeschaltet. Zu diesem Zeitpunkt besitzt andererseits das Signal j£^! einen höheren Wert von Ep V, so daß der Kondensator 7 über den durch die IG-FETs 2 und 2a gebildeten ersten Stromweg auf E V aufgeladen wird. Selbst wenn der höhere Wert des Impulssighals ^¹ nicht Ep V, sondern E. V (Ep> E₁) beträgt, besitzt das Gate-Eingangssignal VI des IG-FETs 6 0 V oder E₁ V bzw. denselben Wert wie die

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Source-Spannung des IG-FETs 6, d.h. es ist um einen dem Wert der Schwellenwertspannung entsprechenden Betrag niedriger. Infolgedessen ist der IG-FET 6 im Sperrzustand, so daß der zweite Stromweg ebenfalls gesperrt bzw. unterbrochen ist.

Selbst wenn als nächstes das Signal φ auf den höheren Wert übergeht, so daß der IG-FET 2 durchschaltet, bleibt der IG-FET 6 im Sperrzustand, solange das Impulssignal JT¹ seinen höheren Wert besitzt. Infolgedessen bleibt der Kondensator 7 auf E₂ V aufgeladen.

Wenn sodann das logische Eingangssignal VI seinen unteren Wert besitzt, wenn der Impuls /£' auf den niedrigeren Wert verschoben worden ist, d.h. der Impuls fi¹ auf den höheren Wert gebracht wurde, wird der IG-FET 6 in den Sperrzustand versetzt, so daß der Kondensator 7 aufgeladen bleibt. Besitzt dagegen das logische Eingangssignal VI zu diesem Zeitpunkt den höheren Wert, so schaltet der IG-FET 6 durch und veranlaßt dabei den Kondensator, seine Ladung über den IG-FET 6 zu entladen, so daß das Potential der Ausgangsklemme 5 gemäß Fig. 20(d) auf 0 V verringert wird.

Wenn anschließend das Signal "$^l auf den höheren Wert verschoben wird, während das Signal φ seinen höheren Wert besitzt, besitzt auch das Ausgangssignal (L· den höheren Wert, da der IG-FET 6 im Sperrzustand steht, wenn das logische Signal VI den niedrigeren Wert besitzt. Wenn unter den Bedingungen, unter welchen das logische Signal VI den höheren Wert besitzt, das Signal j?¹ auf den höheren Wert verschoben wird, liegt der IG-FET 6 mit seiner Source-Elektrode an der Seite der Klemme 5 und mit seiner Drain-Elektrode an der Seite der Klemme 9, so daß ein Source-Folgezustand besteht. Wenn das Potential der Ausgangsklemme 5 in einen Zustand versetzt wird, in welchem es um einen dem

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Wert der Schwellenwertspannung Vth des IG-FETs 6 entsprechenden Betrag niedriger ist als die Spannung E₁, d.h. in welchem es einen Wert von (E₁ - Vth) besitzt, wird der IG-FET 6 mithin in den Sperrzustand versetzt, so daß sich der Kondensator 7 gemäß Fig. 20(d) auf diese Spannung (E₁ - Vth) auflädt. Da die Beziehung 0 = (E₁ - Vth)< < E₂ besteht, entspricht das Potential der Ausgangsklemme 5 praktisch 0 V. Wenn das Signal φ unter diesen Bedingungen auf 0 V gebracht wird, schalten die den ersten Stromweg bildenden IG-FETs 2, 2a wiederum durch, so daß sich der Kondensator auf E₂ V auflädt, mit dem Ergebnis, daß das Ausgangssignal O₁ gemäß Fig. 20(d) eine Spannung von E₂ V besitzt. Auf diese Weise wird die Pegelverschiebung bzw. Kopplung von E₁ V auf E₂ V durchgeführt.

Fig. 21 veranschaulicht eine Abwandlung der Schaltung gemäß Fig. 19, bei welcher der erste Stromweg durch den IG-FET 2 gebildet wird, während der zweite Stromweg durch eine Reihenparallelschaltung aus vier IG-FETs 6-11, 6-12, 6-21 und 6-22 gebildet wird. Die Source-Elektroden der IG-FETs 6-12, 6-22 sind an die Klemme 9 angeschlossen, während die Substrat-Elektroden der IG-FETs 6-11, 6-12, 6-21 und 6-22 an Masse liegen. Die Gate-Klemme 3 des IG-FETs 2 wird mit dem Signal i> gespeist, während die Klemme 9 mit dem die gegenüber dem Signal &* entgegengesetzte Polarität besitzenden Signal ?· gespeist wird und an die Gate-Elektroden der IG-FETs 6-11, 6-12, 6-21 und 6-22 die logischen Signale VI 11, VI 12, VI 21 bzw. VI 22 angelegt werden. Wenn die vier logischen Signale VI 11, VI 12, VI 21 und VI 22 in diesem Fall einen solchen Wert besitzen, welcher bezüglich des logischen Signals VI gemäß Fig. 20(c) der bei Verwendung einer positiven Logik erzielten logischen Formel VI = VI 11 · VI 12 + VI 21 · VI 22 genügt, arbeitet die Schaltung gemäß Fig. 21 auf die in Verbindung mit den Fig.

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19 und 20 beschriebene Weise. Hierbei ist zu beachten, daß im Fall einer negativen Logik die Werte bzw. Pegel der logischen Signale VI 11, VI 12, VI 21 und VI 22 lediglich so festgestellt zu werden brauchen, daß sie der logischen Formel VI =(VI 11 + VI 12) · (VI 21 + VI 22) entsprechen.

Fig. 22 ist ein Schaltbild einer Schaltung, die durch Hinzufügung der Speicherschaltung 26 und der Stabilisierschaltung 27 gemäß Fig. 5 und 12 zur Koppelschaltung 25b der Ausführungsform gemäß Fig. 19 gebildet wurde. Wenn gemäß den Fig. 22 und 23 die Signale φ₁ i>* den höheren Wert besitzen und mithin auch das logische Eingangssignal VI seinen höheren Wert besitzt, unterwirft die Speicherschaltung 26 den Zustand des niedrigeren Werts des Ausgangssignals O₁ der Koppelschaltung 25b einer Polaritätsumkehrung, und sie speichert das in der Polarität umgekehrte Ausgangssignal O₁ als Signal Op mit dem Zustand höheren Werts gemäß Fig. 23(e). Der gespeicherte Spannungswert dieses Signals Op wird aufrechterhalten, bis das Signal ^¹ das nächste Mal auf den höheren Pegel oder Wert übergeht. Die Arbeitsweise der Stabilisierschaltung 27 entspricht derjenigen der Schaltung gemäß den Fig. 5 und 12.

Fig. 24 veranschaulicht eine Schaltung, bei welcher der gleiche Umsetzer 30 und die gleiche Speicherschaltung 26a wie in Fig. 16 in Kaskadenschaltung an die Koppelschaltung 25b angeschlossen sind. Der Umsetzer 30 unterwirft das Ausgangssignal O₁ einer Polaritätsumkehrung zur Bildung des Ausgangssignals O2 gemäß den Fig. 25(d) und 25(e), und er liefert dieses Ausgangssignal Op zur Speicherschaltung 26a. Ähnlich wie in Fig. 16 wird das gespeicherte Ausgangssignal O3 gemäß Fig. 25(f) entsprechend dem Ausgangssignal Q^ ^an der Klemme 5-2 erhalten.

Bei der Ausführungsform gemäß Fig. 26 wird der erste Strom-

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weg durch den p-Kanal-IG-FET 2 und der zweite Stromweg durch den n-Kanal-IG-FET 6 gebildet, wie dies auch bei der Ausführungsform gemäß Fig. 1 der Fall ist. Die Gate-Elektrode des IG-FETs 2 wird mit dem Impuls φ gemäß Fig. 27(a) gespeist. An die Gate-Elektrode des IG-FETs 6 wird von einem UND-Glied 40 ein logisches Produktsignal (φ¹. Vl) (vgl. Fig. 27(d)) des Impulssignals φ^% gemäß Fig. 27(b) und des niedrige Spannung besitzenden logischen Signals VI gemäß Fig. 27(c) angelegt. Source-Elektrode und Substrat des IG-FETs 6 sind zusammen mit einer Klemme des Kondensators 7 an eine Masseklemme 9 angeschlossen.

Wenn gemäß den Fig. 26 und 27 sowohl das logische Produktsignal {φ*· Vl) als auch das Impulssignal φ den niedrigeren Wert besitzt, wird der IG-FET 2 durchgeschaltet und der IG-FET 6 in den Sperrzustand versetzt. Dementsprechend lädt sich der Kondensator 7 auf +Ep V auf, während das Ausgangssignal O₁ gemäß Fig. 27(e) eine Spannung von E₂ V besitzt. Wenn nur das Signal φ auf den höheren Wert verschoben wird, wird der IG-FET 2 zum Sperren gebracht, mit dem Ergebnis, daß der Kondensator 7 auf E₂ V aufgeladen bleibt.

Wenn sich zudem das Signal (ji'.Vl) auf den höheren Wert erhöht, während das Signal φ seinen höheren Wert besitzt, wird der IG-FET 6 durchgeschaltet und der IG-FET 2 zum Sperren gebracht, so daß der Kondensator 7 entladen wird, um das Ausgangssignal O^ auf den niedrigeren Wert abfallen zu lassen.

Wenn hierauf das Signal (jo'.VI) auf den niedrigeren Wert abfällt, während das Signal φ seinen höheren Wert besitzt, werden beide IG-FETs 2 und 6 in den Sperrzustand gebracht, was bewirkt, daß das Ausgangssignal O^ seinen niedrigeren Wert beibehält. Wenn sowohl das Signal (/i¹ .Vl) als auch das Signal

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4 auf den niedrigeren Wert verschoben werden, wird die Schaltung in einen Zustand zurückgeführt, in welchem der IG-FET 2 durchgeschaltet ist und der IG-FET 6 sperrt. Infolgedessen lädt sich der Kondensator 7 auf Ep V auf. Danach wiederholt sich jeweils die gleiche Arbeitsweise.

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Claims

Patentansprüche

Koppelschaltung, insbesondere für integrierte Schaltkreise bei elektronischen Kleinuhren, gekennzeichnet durch eine erste, mit einer Stromquelle oder -versorung hoher Amplitude verbundene Klemme, eine Ausgangsklemme, einen zwischen der ersten Klemme und der Ausgangsklemme gebildeten ersten Leitpfad bzw. Stromweg mit einem ersten IG-FET des einen Leittyps, dessen erste Elektrode an die erste Klemme angeschlossen ist, eine Einrichtung zur Anlegung eines ersten Impulssignals an den ersten IG-FET, eine Bezugsspannungs-Eingangsklemme, einen zwischen letzterer und der Ausgangsklemme gebildeten zweiten Stromweg, welcher einen zweiten IG-FET des anderen Leittyps beinhaltet, eine Einrichtung zur Erzeugung eines zweiten Impulssignals einer vorbestimmten Polarität, das praktisch mit dem ersten Impulssignal synchronisiert ist, und eine Schaltungsanordnung zum Durchschaltenlassen des zweiten IG-FETs, wenn das zweite Impulssignal mit einem eine niedrige Amplitude besitzenden logischen Signal von einer der Koppelschaltung unmittelbar vorgeschalteten logischen Schaltung übereinstimmt, wobei nur dann, wenn das zweite Impulssignal und das logische Signal koinzidieren, ein BezugSBpannungs-Ausgangssignal erhalten wird, und mit Ausnahme dieses Zeitpunktes ein Ausgangssignal hoher Amplitude über den ersten Stromweg geliefert wird.

2. Koppelschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Stromweg den ersten IG-FET einschließt, dessen Source- und Drain-Elektroden zwischen die erste Klemme und die Ausgangsklemme geschaltet sind, daß der zweite Stromweg den zweiten IG-FET beinhaltet, dessen Drain- und Source-Elektroden zwischen die Ausgangsklemme

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und die Bezugsspannungs-Eingangsklemme geschaltet sind, und daß die Schaltungsanordnung eine Einrichtung zur Anlegung einer bestimmten Spannung an die Gate-Elektrode des zweiten IG-FETs, eine Torschaltung, deren Ausgangsklemme an die Bezugsspannungs-Eingangsklemme angeschlossen ist, sowie eine Einrichtung zur Lieferung des zweiten Impulssignals und des logischen Signals mit niedriger Amplitude an die Eingangsklemmen der Torschaltung aufweist.

Koppelschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Stromweg einen vierten IG-FET des anderen Leittyps enthält, der mit dem zweiten IG-FET in Reihe geschaltet und zwischen die Ausgangsklemme und die Bezugsspannungs-Eingangsklemme eingeschaltet ist, und daß die Schaltungsanordnung Einrichtungen zur gemeinsamen Anlegung des logischen Signals mit niedriger Amplitude an die Gate-Elektroden eines dritten und des zweiten IG-FETs, eine Einrichtung zur Anlegung des zweiten Impulssignals an die Gate-Elektrode des vierten IG-FETs und eine Einrichtung aufweist, um die Bezugsspannungs-Eingangsklemme an Masse zu legen.

Koppelschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Stromweg den ersten IG-FET enthält, dessen Source- und Drain-Elektroden zwischen die erste Klemme und die Ausgangsklemme geschaltet sind, daß der zweite Stromweg eine logische Reihenparallelschaltung mit einer Anzahl von IG-FETs des anderen Leittyps aufweist, die zwischen der Ausgangsklemme und der Bezugsspannungs-Eingangsklemme in Reihe geschaltet sind, und daß die Schaltungsanordnung Einrichtungen zur Anlegung des zweiten Impulssignals an die Gate-Elektrode des dritten IG-FETs, eine Einrichtung zur Anlegung von vier logischen Signalen

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(VI 11, VI 12, VI 21 und VI 22) an die Gate-Elektroden der verschiedenen IG-FETs, wobei zwischen den genannten logischen Signalen mit niedriger Amplitude und dem logischen Signal (VI) eine durch die logische Formel VI = VI 11 · VI 12 + VI 21 · VI 22 ausgedrückte Beziehung hergestellt wird, und die Einrichtung aufweist, welche die Bezugsspannungs-Eingangsklemme an Masse legt.

5· Koppelschaltung nach Anspruch 3» dadurch gekennzeichnet, daß mindestens eine Speicherschaltung zur Speicherung eines Ausgangssignals von der Koppelschaltung und eine Stabilisierschaltung zur Stabilisierung eines Ausgangssignals der Speicherschaltung bezüglich seines logischen Werts oder Pegels vorgesehen sind.

6. Koppelschaltung nach Anspruch 5» dadurch gekennzeichnet, daß die Speicherschaltung eine Speicherausgangsklemme, einen fünften und einen sechsten IG-FET des einen Leittyps, die zwischen der Speicherausgangsklemme und der ersten Klemme in Reihe geschaltet sind, sowie einen siebten und einen achten IG-FET des anderen Leittyps aufweist, die zwischen der Speicherausgangsklemme und der Bezugsspannungs-Eingangsklemme in Reihe geschaltet sind, daß die Gate-Elektroden des sechsten und des siebten IG-FETs an die Ausgangsklemme angeschlossen sind, daß die Gate-Elektrode des fünften IG-FETs mit einem Signal gespeist wird, das eine der Polarität des zweiten Impulssignals entgegengesetzte Polarität besitzt, daß der Gate-Elektrode des achten IG-FETs das zweite Impulssignal aufgeprägt wird, und daß die Stabilisierschaltung einen neunten und einen zehnten IG-FET des einen Leittyps, die zwischen der ersten Klemme und der Speicherausgangsklemme in Reihe geschaltet sind, einen elften und einen zwölften IG-FET des anderen Leittyps, die zwischen Speicherausgangsklemme und Bezugsspannungs-Eingangsklemme in Reihe

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geschaltet sind, eine Einrichtung zum Zusammenschalten der Gate-Elektroden des zehnten und des elften IG-FETs, einen zwischen den gemeinsamen Verbindungspunkt bzw. die Verzweigung und die erste Klemme eingeschalteten dreizehnten IG-FET des einen Leittyps, einen vierzehnten IG-FET des anderen Leittyps, der zwischen die Verzweigung und die Bezugsspannungs-Eingangsklemme eingeschaltet ist, eine Einrichtung zur Verbindung der Substratelektroden des neunten und des zehnten IG-FETs mit der ersten Klemme, eine Einrichtung zur Verbindung der Substratelektroden des elften und des zwölften IG-FETs mit der Bezugsspannungs -Eingangsklemme und eine Einrichtung zur Verbindung der Gate-Klemmen des dreizehnten und des vierzehnten IG-FETs mit der Speicherausgangsklemme aufweist.

7. Koppelschaltung nach Anspruch 5» dadurch gekennzeichnet, daß die Speicherschaltung eine Speicherausgangsklemme, einen fünften IG-FET des anderen Leittyps, der zwischen die Speicherausgangsklemme und die Ausgangsklemme eingeschaltet ist und dessen Substratelektrode an die erste Klemme angeschlossen ist, einen sechsten IG-FET des anderen Leittyps, der zwischen die Speicherausgangsklemme und die Ausgangsklemme eingeschaltet ist und dessen Substratelektrode an Masse liegt, und einen zwischen die Speicherausgangsklemme und Masse eingeschalteten Kondensator aufweist, daß die Gate-Elektrode des fünften IG-FETs mit einem Signal mit einer dem zweiten Impulssignal entgegengesetzten Polarität gespeist wird, daß der Gate-Elektrode des sechsten IG-FETs das zweite Impulssignal aufgeprägt wird, und daß weiterhin ein durch einen siebten und einen achten IG-FET gebildeter Umsetzer zur Umkehrung der Polarität eines Ausgangssignals von der Speicherschaltung vorgesehen ist.

8. Koppelschaltung nach Anspruch 1, dadurch gekennzeichnet,

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daß der erste Stromweg den zwischen die erste Klemme und die Ausgangsklemme eingeschalteten ersten IG-FET aufweist, daß der zweite Stromweg einen dritten IG-FET des anderen Leittyps aufweist, der mit dem zweiten IG-FET in Reihe geschaltet und zwischen die Ausgangsklemme und die Bezugsspannungs-Eingangsklemme eingeschaltet ist, und daß die Schaltungsanordnung eine Einrichtung zur Anlegung einer bestimmten Spannung an die Gate-Elektrode des zweiten IG-FETs, eine Einrichtung zur Anlegung des zweiten Impulssignals an die Gate-Elektrode des dritten IG-FETs und eine Einrichtung zur Anlegung des logischen Signals an die Bezugsspannungs-Eingangsklemme aufweist.

9. Koppelschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Stromweg den zwischen die erste Klemme und die Ausgangsklemme eingeschalteten ersten IG-FET beinhaltet, daß der zweite Stromweg eine logische Reihenparallelschaltung mit mehreren IG-FETs des anderen Leittyps aufweist, die in Reihe zwischen die Ausgangsklemme und die Bezugsspannungs-Eingangsklemme eingeschaltet sind, und daß die Schaltungsanordnung eine Einrichtung zum Anlegen des zweiten Impulssignals an die Gate-Elektrode des dritten IG-FETs und eine Einrichtung zur Anlegung des ersten bis fünften logischen Signals (VI 11, VI 12, VI 21, VI und VI 0) mit niedriger Amplitude an die Gate-Elektroden der verschiedenen IG-FETs und die beiden Source-Elektroden des fünften und des siebten IG-FETs aufweist, wobei zwischen den fünf genannten logischen Signalen und dem logischen Signal (Vl) eine durch die logische Formel VI = VI 0 + VI 11 . VI 12 + VI 21 · VI 22 ausgedrückte Beziehung hergestellt wird.

10. Koppelschaltung nach Anspruch 8, dadurch gekennzeichnet, daß mindestens eine Speicherschaltung zur Speicherung

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eines Ausgangssignals von der Koppelschaltung und eine Stabilisierschaltung zur Stabilisierung eines Ausgangssignals von der Speicherschaltung bezüglich seines logischen Werts oder Pegels vorgesehen sind.

11. Koppelschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Speicherschaltung eine Speieherausgangsklemme, einen fünften und einen sechsten IG-FET des einen Leittyps, die zwischen der Speicherausgangsklemme und der ersten Klemme in Reihe geschaltet sind, sowie einen siebten und einen achten IG-FET des anderen Leittyps aufweist, die zwischen der Speieherausgangsklemme und der Bezugsspannungs-Eingangsklemme in Reihe geschaltet sind, daß die Gate-Elektroden des sechsten und des siebten IG-FETs an die Ausgangsklemme angeschlossen sind, daß die Gate-Elektrode des fünften IG-FETs mit einem Signal gespeist wird, das eine der Polarität des zweiten Impulssignals entgegengesetzte Polarität besitzt, daß der Gate-Elektrode des achten IG-FETs das zweite Impulssignal aufgeprägt wird, und daß die Stabilisierschaltung einen neunten und einen zehnten IG-FET des einen Leittyps, die zwischen der ersten Klemme und der Speicherausgangsklemme in Reihe geschaltet sind, einen elften und einen zwölften IG-FET des anderen Leittyps, die zwischen Speicherausgangsklemme und Bezugsspannungs-Eingangsklemme in Reihe geschaltet sind, eine Einrichtung zum Zusammenschalten der Gate-Elektroden des zehnten und des elften IG-FETs, einen zwischen den gemeinsamen Verbindungspunkt bzw. die Verzweigung und die erste Klemme eingeschalteten dreizehnten IG-FET des anderen Leittyps, einen vierzehnten IG-FET des anderen Leittyps, der zwischen die Verzweigung und die Bezugsspannungs-Eingangsklemme eingeschaltet ist, eine Einrichtung zur Verbindung der Substratelektroden des neunten und des zehnten IG-FETs mit

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der ersten Klemme, eine Einrichtung zur Verbindung der Substratelektroden des elften und des zwölften IG-FETs mit der Bezugsspannungs-Eingangskiemme und eine Einrichtung zur Verbindung der Gate-Klemmen des dreizehnten und des vierzehnten IG-FETs mit der Speicherausgangsklemme aufweist.

12. Koppelschaltung nach Anspruch 10, dadurch gekennzeichnet, daß der zweite IG-FET weiterhin parallel zu einem vierten IG-FET des anderen Leittyps geschaltet ist, daß die Gate-Elektroden des zweiten und des vierten IG-FETs sowie beide Source-Elektroden dieser beiden IG-FETs mit logischen Signalen (VI 2, VI 3 bzw. VI 1) gespeist werden, wobei zwischen diesen logischen Signalen und dem logischen Signal (VI) eine durch die logische Formel VI = VI 1 + VI 2 + VI 3 ausdrückbare Beziehung hergestellt wird, daß die Speicherschaltung eine Speicherausgangsklemme, eine zweite Stromquellenklemme mit einer Spannung von Ep V (Volt), eine dritte Stromquellenklemme mit einer Spannung von E, V, eine vierte Stromquellenklemme mit einer Spannung von E, V, einen fünften und einen sechsten IG-FET des einen Leittyps, die in Reihe zwischen die Speicherausgangsklemme und die vierte Stromquelle geschaltet sind, eine Einrichtung zur Verbindung der Substratelektroden des fünften und des sechsten IG-FETs mit der zweiten oder der vierten Stromquellenklemme, wobei die Gate-Elektrode des fünften IG-FETs mit einem Signal mit einer Impulshöhe von Ep (Volt) gespeist wird, das einer Umkehrung zu praktisch dem gleichen dritten Impulssignal wie das zweite Impulssignal unterworfen wurde, einen siebten und einen achten IG-FET des anderen Leittyps, die in Reihe zwischen die Speicherausgangsklemme und die dritte Stromquellenklemme geschaltet sind, wobei die Gate-Elektrode des achten IG-FETs mit dem dritten

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Impulssignal gespeist wird, eine Einrichtung zur Verbindung der Substratelektroden des siebten und des achten IG-FETs mit Masse bzw. der dritten Stromquellenklemme, eine Einrichtung zur Verbindung der Gate-Elektroden dieser IG-FETs mit der Ausgangsklemme der Koppelschaltung und einen zwischen die Speicherausgangsklemme und Masse eingeschalteten Kondensator aufweist, und daß die Stabilisierschaltung einen neunten und einen zehnten IG-FET des einen Leittyps, die in Reihe zwischen die vierte Stromquellenklemme und die Speicherausgangsklemme geschaltet sind, eine Einrichtung zur Verbindung der Substratelektroden dieser beiden IG-FETs mit der zweiten bzw. der vierten Stromquellenklemme, wobei die Gate-Elektrode des neunten IG-FETs mit dem dritten Impulssignal gespeist wird, einen elften und einen zwölften IG-FET des anderen Leittyps, die zwischen die Speicherausgangsklemme und die dritte Stromquellenklemme in Reihe geschaltet sind, eine Einrichtung zur Verbindung der Substratelektroden dieser beiden IG-FETs mit Masse bzw. mit der dritten Stromquellenklemme, wobei die Gate-Elektrode des zwölften IG-FETs mit dem dritten Impulssignal gespeist wird, einen dreizehnten IG-FET des einen Leittyps und einen vierzehnten IG-FET des anderen Leittyps, die in Reihe zwischen die vierte und die dritte Stromquellenklemme geschaltet sind, eine Einrichtung zur Verbindung der Gate-Elektroden dieser beiden IG-FETs mit der Speicherausgangsklemme, eine Einrichtung zur Verbindung der Substratelektrode des dreizehnten IG-FETs mit der zweiten oder der vierten Stromquellenklemme, eine Einrichtung zur Verbindung der Substratelektrode des vierzehnten IG-FETs mit Masse oder mit der dritten Stromquellenklemme und eine Einrichtung zur gemeinsamen Verbindung der Gate-Elektroden des zehnten und des elften IG-FETs mit den Drain-Elektroden des dreizehnten und des vierzehnten IG-FETs aufweist.

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13. Koppelschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Speicherschaltung einen Umsetzerkreis mit einem vierten IG-FET des einen Leittyps und einem fünften IG-FET des anderen Leittyps, die in Reihe zwischen die erste Klemme und Masse eingeschaltet sind, einen sechsten IG-FET des einen Leittyps und einen siebten IG-FET des anderen Leittyps, deren Source-Elektroden einzeln mit einem Ausgangssignal vom Umsetzer gespeist werden und deren Drain-Elektroden miteinander verbunden sind, und eine Einrichtung zur Verbindung der Substratelektroden des sechsten und des siebten IG-FETs mit der ersten Klemme bzw. mit Masse aufweist, wobei die Gate-Elektroden des sechsten und des siebten IG-FETs mit einem durch Umkehrung des zweiten Impulssignals erhaltenen Signal und mit dem zweiten Impulssignal gespeist werden.

14. Koppelschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Stromweg den ersten IG-FET einschließt, daß der zweite Stromweg den zwischen die Ausgangsklemme und die Bezugsspannungs-Eingangsklemme eingeschalteten zweiten IG-FET beinhaltet und daß die Schaltungsanordnung eine Einrichtung zur Anlegung des ersten Impulssignals an die Gate-Elektrode des ersten IG-FETs, eine Einrichtung zur gemeinsamen Anlegung des logischen Signals mit niedriger Amplitude an d;Le Gate-Elektroden des zweiten und des dritten IG-FETs und eine Einrichtung zur Anlegung des durch Umkehrung des zweiten Impulssignals erhaltenen Signals an die Source-Elektrode des zweiten IG-FETs über die Bezugsppannungs-Eingangsklemme aufweist.

15. Koppelschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Stromweg den ersten IG-FET aufweist,

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daß der zweite Stromweg mehrere IG-FETs des anderen Leittyps aufweist, die in Reihe zwischen die Ausgangsklemme und die Bezugsspannungs(eingangs)klemme eingeschaltet sind, und daß die Schaltungsanordnung eine Einrichtung zur Anlegung von vier logischen Signalen (VI 11, VI 12, VI 21 und VI 22) an die Gate-Elektroden der verschiedenen IG-FETs, wobei zwischen diesen logischen Signalen und dem logischen Signal (VI) eine durch die logische Formel VI = VI 11 · VI 12 + VI 21 . VI 22 ausgedrückte Beziehung besteht, und eine Einrichtung zur Anlegung eines durch Umkehrung des zweiten Impulssignals erhaltenen Signals an die Bezugsspannungs-Eingangsklemme aufweist.

16. Koppelschaltung nach Anspruch 14, dadurch gekennzeichnet, daß mindestens eine Speicherschaltung zur Speicherung eines Ausgangssignals von der Koppelschaltung und eine Stabilisierschaltung zur Stabilisierung des Ausgangssignals der Speicherschaltung bezüglich seines logischen Werts bzw. Pegels vorgesehen sind.

17. Koppelschaltung nach Anspruch 16, dadurch gekennzeichnet, daß die Speicherschaltung eine Speieherausgangsklemme, einen vierten und einen fünften IG-FET des einen Leittyps, die in Reihe zwischen die Speicherausgangsklemme und die erste Klemme eingeschaltet sind, sowie einen sechsten und einen siebten IG-FET des anderen Leittyps aufweist, die in Reihe zwischen die Speicherausgangsklemme und die Bezugsspannungs-Eingangsklemme eingeschaltet sind, wobei die Gate-Elektroden des fünften und des sechsten IG-FETs mit der Ausgangsklemme verbunden sind, die Gate-Elektrode des vierten IG-FETs mit dem durch Umkehrung des zweiten Impulssignals erhaltenen Signal gespeist wird und die Gate-Elektrode des siebten IG-FETs mit dem zweiten Impuls-

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signal gespeist wird, und daß die Stabilisierschaltung einen achten und einen neunten IG-FET des einen Leittyps, die in Reihe zwischen die erste Klemme und die Speicherausgangsklemme eingeschaltet sind, einen zehnten und einen elften IG-FET des anderen Leittyps, die in Reihe zwischen die Speicherausgangsklemme und die Bezugsspannungs-Eingangsklemme eingeschaltet sind, eine Einrichtung zum Zusammenschalten der Gate-Elektroden des neunten und des zehnten IG-FETs, einen zwölften IG-FET des einen Leittyps, der zwischen den Verbindungspunkt bzw. die Verzweigung und die erste Klemme eingeschaltet ist, einen dreizehnten IG-FET des anderen Leittyps, der zwischen die Verzweigung und die Bezugsspannungs-Eingangs klemme eingeschaltet ist, eine Einrichtung zur Verbindung der Substratelektroden des achten und des neunten IG-FETs mit der ersten Klemme, wobei die Substratelektroden des zehnten und des elften IG-FETs mit der Bezugsspannungs-Eingangsklemme verbunden sind, und eine Einrichtung zur Verbindung der Gate-Elektroden des zwölften und des dreizehnten IG-FETs mit der Speicherausgangsklemme aufweist.

18. Koppelschaltung nach Anspruch 16, dadurch gekennzeichnet, daß die Speicherschaltung einen Umsetzerkreis mit einem vierten IG-FET des einen Leittyps und einem fünften IG-FET des anderen Leittyps, die in Reihe zwischen die erste Klemme und Masse eingeschaltet sind, einen sechsten IG-FET des einen Leittyps und einen siebten IG-FET des anderen Leittyps, deren Source-Elektroden mit einem Ausgangssignal vom Umsetzer gespeist werden und deren Drain-Elektroden miteinander verbunden sind, und eine Einrichtung zur Verbindung der Substratelektroden des sechsten und des siebten IG-FETs mit der ersten Klemme bzw. mit Masse und einen zwischen einen Ver-

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bindungspunkt bzw. eine Verzweigung zwischen den Drain-Elektroden des sechsten und des siebten IG-FETs sowie Masse eingeschalteten Kondensator aufweist, wobei die Gate-Elektroden des sechsten und des siebten IG-FETs mit dem durch Umkehrung des zweiten Impulssignals erhaltenen Signal bzw. dem zweiten Impulssignal gespeist werden.

19. Koppelschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Stromweg den ersten IG-FET des einen Leittyps aufweist, der zwischen die erste Klemme und die Ausgangsklemme eingeschaltet ist, daß der zweite Stromweg den zweiten IG-FET des anderen Leittyps enthält, der zwischen die Ausgangsklemme und die Bezugsspannungs-Eingangsklemme eingeschaltet ist, und daß die Schaltungsanordnung ein UND-Glied,' dessen Ausgangsklemme mit der Gate-Elektrode des zweiten IG-FETs verbunden Ist, eine Einrichtung zur Anlegung des zweiten Impulssignals und des logischen Signals mit niedriger Amplitude an die Eingangsklemmen des UND-Glieds und eine Einrichtung aufweist, welche die Bezugsspannungs-Eingangsklemme mit Masse verbindet.

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