JPS62160824A - デイジタル−アナログ変換装置 - Google Patents
デイジタル−アナログ変換装置Info
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- JPS62160824A JPS62160824A JP61275515A JP27551586A JPS62160824A JP S62160824 A JPS62160824 A JP S62160824A JP 61275515 A JP61275515 A JP 61275515A JP 27551586 A JP27551586 A JP 27551586A JP S62160824 A JPS62160824 A JP S62160824A
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- switches
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- switch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/667—Recirculation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はＮビットのディジタル・ワードをアナログ表示
に変換するためのディジタル−アナログ変換装置に関す
る。
に変換するためのディジタル−アナログ変換装置に関す
る。
Ｂ、従来技術
通常のディジタル−アナログ変換装置（ＤＡＣ）は２進
加重抵抗器回路網（例えば、通常使用するＲ１２Ｒラダ
一回路網）、スイッチ、基準電流源もしくは電圧源及び
加算装置を含む、抵抗器回路網はディジタル入力ワード
に従ってオン及びオフにスイッチされる２進加重電流も
しくは電圧を発生する。これらの２進加重電流もしくは
電圧は加算装置を駆動して、最後に加算装置がディジタ
ル入力ワードのアナログ表示を与える。この種の変換装
置は複雑な、かなりなスペースを占める回路を必要とす
る。さらに良好な精密さを得るために、回路網は多数の
正確な抵抗器を含む。Ｒ１２Ｒラダー（はしご型回路網
）中の抵抗器の絶対的な正確さは必ずしも重要でなく、
その比が重要であるが、正確な素子を多数必要とすると
いう事はＤＡＣのコストを増大する。さらに正確な抵抗
器もしくは調節可能な抵抗器はチップ中に組込む事が困
鑑であり、これらの通常の変換装置は安全な集積構造体
中に使用するのに適していない。
加重抵抗器回路網（例えば、通常使用するＲ１２Ｒラダ
一回路網）、スイッチ、基準電流源もしくは電圧源及び
加算装置を含む、抵抗器回路網はディジタル入力ワード
に従ってオン及びオフにスイッチされる２進加重電流も
しくは電圧を発生する。これらの２進加重電流もしくは
電圧は加算装置を駆動して、最後に加算装置がディジタ
ル入力ワードのアナログ表示を与える。この種の変換装
置は複雑な、かなりなスペースを占める回路を必要とす
る。さらに良好な精密さを得るために、回路網は多数の
正確な抵抗器を含む。Ｒ１２Ｒラダー（はしご型回路網
）中の抵抗器の絶対的な正確さは必ずしも重要でなく、
その比が重要であるが、正確な素子を多数必要とすると
いう事はＤＡＣのコストを増大する。さらに正確な抵抗
器もしくは調節可能な抵抗器はチップ中に組込む事が困
鑑であり、これらの通常の変換装置は安全な集積構造体
中に使用するのに適していない。
アルゴリズム処理に基づく、他の種類のＤＡＣでは変換
処理中、１時に１ビツトを考慮している。
処理中、１時に１ビツトを考慮している。
この方法によれば回路の複雑さ及び必要とされる正確な
素子の数が減少する。しかしながら変換サイクルの段階
の数がアナログ化動作を遅くし、変換時間を増大し、従
って、アナログ変換過程の全体的効率を減少している。
素子の数が減少する。しかしながら変換サイクルの段階
の数がアナログ化動作を遅くし、変換時間を増大し、従
って、アナログ変換過程の全体的効率を減少している。
Ｃ０発明が解決しようとする問題点
本発明の目的はマルチプレクスに動作し、従って素子及
び基本演算素子の数が少ない、比較的簡単なコンパクト
なディジタル−アナログ変換装置（ＤＡＣ）を与える事
にある（以下説明する様に、本発明を実施する１つの方
法は２つの演算素子、４による除算回路及び２の乗算回
路しか必要としない）。
び基本演算素子の数が少ない、比較的簡単なコンパクト
なディジタル−アナログ変換装置（ＤＡＣ）を与える事
にある（以下説明する様に、本発明を実施する１つの方
法は２つの演算素子、４による除算回路及び２の乗算回
路しか必要としない）。
本発明の他の目的は、マルチプレクシング処理が正確で
高価な素子の数を減少するので低コストの変換装置を提
供する事にある。
高価な素子の数を減少するので低コストの変換装置を提
供する事にある。
本発明のさらに他の目的は、正確なもしくは調節可能な
素子の数が著しく減少するので、チップ中に位置付ける
のがより困疋でなくなり、完全な集積回路中に容易に集
積出来るような変換装置を与えることにある。
素子の数が著しく減少するので、チップ中に位置付ける
のがより困疋でなくなり、完全な集積回路中に容易に集
積出来るような変換装置を与えることにある。
本発明のさらに他の目的は、変換時間が短かい効率的な
りＡＣを提供することにある。それはＮビットをセクシ
ョンに分割する事から得られる。
りＡＣを提供することにある。それはＮビットをセクシ
ョンに分割する事から得られる。
分割により変換サイクルの段階数が著しく減少し、変換
過程が高速になる。要するに、本発明により効率の良さ
く短時間変換）と簡単でコンパクトな回路が組合される
。
過程が高速になる。要するに、本発明により効率の良さ
く短時間変換）と簡単でコンパクトな回路が組合される
。
Ｄ０問題点を解決するための手段
Ｎビットのディジタル・ワードをアナログ表示に変換す
るだめの本発明のディジタル−アナログ変換装置はＮビ
ットを各Ｎ／ｎビットのｎ個のセクションに分割する装
置を含む。例えば、１２ビツト・ワードを奇セクション
及び偶セクションに分割して、独立に並列に処理する。
るだめの本発明のディジタル−アナログ変換装置はＮビ
ットを各Ｎ／ｎビットのｎ個のセクションに分割する装
置を含む。例えば、１２ビツト・ワードを奇セクション
及び偶セクションに分割して、独立に並列に処理する。
これによって夫々奇ビット及び偶ビット・セクションを
表わす２つの部分の結果、■、及びＶを生ずる。変換の
最後の段階は２つの部分結果Ｖ、及びＶに作用を加えて
１２ビツト・ワードのアナログ表示を与える。各ビット
は順番に処理されるので、各セクションを処理するには
わずかな演算素子で十分である。この様にして低コスト
でコンパクトな簡単な変換装置が与えられる。必要な素
子数が少ないので、高精度の演算素子を使用する方が利
点が多い。
表わす２つの部分の結果、■、及びＶを生ずる。変換の
最後の段階は２つの部分結果Ｖ、及びＶに作用を加えて
１２ビツト・ワードのアナログ表示を与える。各ビット
は順番に処理されるので、各セクションを処理するには
わずかな演算素子で十分である。この様にして低コスト
でコンパクトな簡単な変換装置が与えられる。必要な素
子数が少ないので、高精度の演算素子を使用する方が利
点が多い。
Ｅ、実施例
第１図は本発明の基本的概念を示す流れ図である。Ｎを
ディジタル・ワードのビット数と呼ぶ。
ディジタル・ワードのビット数と呼ぶ。
以下の実施例ではＮ＝１２とする。１２ビツトのディジ
タル・ワードを２つのセクション、奇ビット及び偶ビッ
トに分割する。例えば次のワードＢ、、−Ｂ□、−Ｂ９
−−−・−８１−Ｂ、で。
タル・ワードを２つのセクション、奇ビット及び偶ビッ
トに分割する。例えば次のワードＢ、、−Ｂ□、−Ｂ９
−−−・−８１−Ｂ、で。
Ｂ１゜、Ｂ８、Ｂ６・・・・、Ｂｏを偶ビットと呼び、
他を奇ビットと呼ぶ。
他を奇ビットと呼ぶ。
他の変数を次の様に定義する。
ｊ ：カウントに使用する整数
■、 ：偶ビットのアナログ表示である電圧Ｖ ：
出力電圧 ｕｔ ■、 ：奇ビットが表示する電圧 ｖｒｏ、 ：基準電圧 アルゴリズム過程は変数ｊ、ｖ、及びＶを次のｐ 様に初期設定する事によって開始する（段階１）ｊ＝０
、■、＝０、■＝０ Ｐ 最下位ビット（ＬＳＢ）を先ずデコードし、変数ｊをイ
ンクレメントする（段階２）。次にｊの値をテストして
各ビットが変換されたかどうかをテストする（段階３）
。もしテストされていなければ、ビットＪ−ｔを挿入（
入力）する（段階４）。
出力電圧 ｕｔ ■、 ：奇ビットが表示する電圧 ｖｒｏ、 ：基準電圧 アルゴリズム過程は変数ｊ、ｖ、及びＶを次のｐ 様に初期設定する事によって開始する（段階１）ｊ＝０
、■、＝０、■＝０ Ｐ 最下位ビット（ＬＳＢ）を先ずデコードし、変数ｊをイ
ンクレメントする（段階２）。次にｊの値をテストして
各ビットが変換されたかどうかをテストする（段階３）
。もしテストされていなければ、ビットＪ−ｔを挿入（
入力）する（段階４）。
次にこのビットＢｊ−１の性質をテストする（段階５）
。もしＢｊ−１が偶ビットならば、処理は段階６に進み
、ココで（Ｖ ＋ Ｂ 、−Ｉ Ｘ Ｖ、。、、） ／
４をＪ 計算する。そうでない時はＶｉ＝ （Ｖ、十Ｂ−−１１
Ｊ ×ｖｒ８ρ／４を処理する（段階７）。次に処理は段階
２に戻って再び変数ｊをインクレメントする。
。もしＢｊ−１が偶ビットならば、処理は段階６に進み
、ココで（Ｖ ＋ Ｂ 、−Ｉ Ｘ Ｖ、。、、） ／
４をＪ 計算する。そうでない時はＶｉ＝ （Ｖ、十Ｂ−−１１
Ｊ ×ｖｒ８ρ／４を処理する（段階７）。次に処理は段階
２に戻って再び変数ｊをインクレメントする。
最後の、ビット（ｊ ＝ １２）が変換された時には、
処理は段階８に進み、■の値に２を乗算し、段階９でデ
ィジタル・ワードのアナログ表示Ｖ。ｕｔ＝Ｖ、＋Ｖ
を与える。この様な処理方法によって ｐ 与えられる利点はディジタル・ワードのアナログ表示を
与えるのに少数の演算素子、即ち現在の実施例では４に
よる除算素子、２の乗算素子（加算素子で容易に代用出
来る）及び加算素子しか必要としない点にある。
処理は段階８に進み、■の値に２を乗算し、段階９でデ
ィジタル・ワードのアナログ表示Ｖ。ｕｔ＝Ｖ、＋Ｖ
を与える。この様な処理方法によって ｐ 与えられる利点はディジタル・ワードのアナログ表示を
与えるのに少数の演算素子、即ち現在の実施例では４に
よる除算素子、２の乗算素子（加算素子で容易に代用出
来る）及び加算素子しか必要としない点にある。
これに変換装置を設計するのが容易になり、わずかな正
確な素子しか必要としないので高精度とオ
低コスト回路を組合せる可能性がある。
確な素子しか必要としないので高精度とオ
低コスト回路を組合せる可能性がある。
同一概念に基づくより精巧なアルゴリズムを第２ａ図及
び第２ｂ図の流れ図に示す。シーケンスは段階１０９で
開始する。この段階はディジタル・ワードの多数のビッ
トの性質のテストである。もしＮが偶数の整数であると
、シーケンスは段階１１０に進み、ここで変数ｊ、Ｖ、
及びＶ を初期設置ｐ 定する。次に段階１１１でカウントｊをインクレメント
する。段階１１２で変換すべきビットｂ 及びｂ２お
、を挿入（入力）する。段階１１ｊ−１ ２をビットｂ２ｊ−１をテストしてこれが最上位ピッ）
−（ＭＳＢ）であるかどうかを決定する。もしＭＳＢで
なければ、処理は段階１１４及び１１５に進み、ここで
ビットｂ２ｊ−２及びｂ２ｊ−１を同時に変換する。次
に処理は再び段階１１１に戻る。最後に挿入したｂ２ｊ
−１がＭＳＢである場合には、シーケンスは段階１１３
から段階１１７及び１１８に進み、ココテ計算ｖｐ＝（
ｖ ＋ｂ２ｊ−２×■ｒ８ρ／４及びＶ、、＝ （Ｖ、
＋ＭＳＢＸＶｒ８ρが行われる。シーケンスは段階１１
７から段階１１８に進み、ここでＶ、の値、に２を乗算
する。段階１１８及び１１９に続く段階は矢印１２０に
よって接続された第２図（ｂ）の段階２１９である。
び第２ｂ図の流れ図に示す。シーケンスは段階１０９で
開始する。この段階はディジタル・ワードの多数のビッ
トの性質のテストである。もしＮが偶数の整数であると
、シーケンスは段階１１０に進み、ここで変数ｊ、Ｖ、
及びＶ を初期設置ｐ 定する。次に段階１１１でカウントｊをインクレメント
する。段階１１２で変換すべきビットｂ 及びｂ２お
、を挿入（入力）する。段階１１ｊ−１ ２をビットｂ２ｊ−１をテストしてこれが最上位ピッ）
−（ＭＳＢ）であるかどうかを決定する。もしＭＳＢで
なければ、処理は段階１１４及び１１５に進み、ここで
ビットｂ２ｊ−２及びｂ２ｊ−１を同時に変換する。次
に処理は再び段階１１１に戻る。最後に挿入したｂ２ｊ
−１がＭＳＢである場合には、シーケンスは段階１１３
から段階１１７及び１１８に進み、ココテ計算ｖｐ＝（
ｖ ＋ｂ２ｊ−２×■ｒ８ρ／４及びＶ、、＝ （Ｖ、
＋ＭＳＢＸＶｒ８ρが行われる。シーケンスは段階１１
７から段階１１８に進み、ここでＶ、の値、に２を乗算
する。段階１１８及び１１９に続く段階は矢印１２０に
よって接続された第２図（ｂ）の段階２１９である。
Ｎが奇数の整数である場合には、シーケンスは線１２１
によって段階１０９から第２ｂ図の段階２１０に進む。
によって段階１０９から第２ｂ図の段階２１０に進む。
この段階２１０は変数、ｉ、ｖ、、■ を０に初期設定
する。次にビットｂ２ｊ−２を挿入する（段階２１２）
。このビットをテストしてこれがＭＳＢであるかどうか
を決定する（段階２１３）。もしＭＳＢでなければビッ
トｂ２ｊ−１を挿入する（段階２１４）。次に、シーケ
ンスは段階２１５及び２１６に進み、ここでビットｂ２
Ｊ−２及びｂ２ｊ−１を同時にアナログ表示に変換する
。
する。次にビットｂ２ｊ−２を挿入する（段階２１２）
。このビットをテストしてこれがＭＳＢであるかどうか
を決定する（段階２１３）。もしＭＳＢでなければビッ
トｂ２ｊ−１を挿入する（段階２１４）。次に、シーケ
ンスは段階２１５及び２１６に進み、ここでビットｂ２
Ｊ−２及びｂ２ｊ−１を同時にアナログ表示に変換する
。
次に処理は再び段階２１１に進む。最後に挿入したビッ
トがＭ Ｓ Ｂである事が決定されるとすぐ、シーケン
スは段階２１３から段階２１７及び２１８に進む。ここ
で計算■ρ＝（Ｖ ＋ＭＳＢＸ”ｒｅｆ）及びｖｉ＝
ｖｉ×２が行われる。シーケンスは段階１１９．１２０
及び段階２１７，２１８から段階２１９に進み、■、及
びＶが加算されて」 Ｐ 出力Ｖ。ｕｔが与えられる。次にディジタル・ワードの
符号が考慮に入れられて、正もしくは負の出力電圧が与
えられる。段階２２１は変換の終りを示す。出力電圧■
。ｕｔは次式で表わされる。
トがＭ Ｓ Ｂである事が決定されるとすぐ、シーケン
スは段階２１３から段階２１７及び２１８に進む。ここ
で計算■ρ＝（Ｖ ＋ＭＳＢＸ”ｒｅｆ）及びｖｉ＝
ｖｉ×２が行われる。シーケンスは段階１１９．１２０
及び段階２１７，２１８から段階２１９に進み、■、及
びＶが加算されて」 Ｐ 出力Ｖ。ｕｔが与えられる。次にディジタル・ワードの
符号が考慮に入れられて、正もしくは負の出力電圧が与
えられる。段階２２１は変換の終りを示す。出力電圧■
。ｕｔは次式で表わされる。
Ｘ２ｒ′−２＋・・・・・・ｂＯＸ２°）結論を述べる
と、本発明の主眼は同時に２ビツト、１つは奇ビット及
び１つは偶ビットを変換する事にある。
と、本発明の主眼は同時に２ビツト、１つは奇ビット及
び１つは偶ビットを変換する事にある。
これによって変換サイクルに必要な段階の数が最小にな
り、最終的な変換時間が減少する。
り、最終的な変換時間が減少する。
第３図は第２ａ図及び第２ｂ図の流れ図に対応する好ま
しい回路図を示す。この回路は高精度の演算素子を含む
特定の回路を示す。実際、本発明の実施例を構成するに
は、少数の演算素子しか必要としないので（第１図では
、４による除算回路及び２の乗算回路だけが必要）、後
に（第４図及び第５図）説明する高精度演算素子を使用
して、簡単な、コンパクトで、低コストの正確なり−Ａ
変換装置を得る事は賢明で興味のあるとこである。
しい回路図を示す。この回路は高精度の演算素子を含む
特定の回路を示す。実際、本発明の実施例を構成するに
は、少数の演算素子しか必要としないので（第１図では
、４による除算回路及び２の乗算回路だけが必要）、後
に（第４図及び第５図）説明する高精度演算素子を使用
して、簡単な、コンパクトで、低コストの正確なり−Ａ
変換装置を得る事は賢明で興味のあるとこである。
しかしながら、後に説明する正確な演算素子を使用する
事によって電子装置の設計者は変換装置を完全な集積構
造体に組み込むことができる。
事によって電子装置の設計者は変換装置を完全な集積構
造体に組み込むことができる。
第３図の概略図は３つのブロックを含み各ブロックは夫
々正確な機能に割当てられている。第１のブロック１０
０は１つの演算増幅器（ＯＡ）３１．２つのキャパシタ
３２及び３３．スイッチ３０．３４．３５．３６．３７
．３８．３９及び４０より構成されている。ブロック２
ｏ○はブロック１００と同じであり、ＯＡ４１．２つの
キャパシタ４２及び４３、スイッチ４４．４５．４６゜
４７．４８．４９．５０及び５１より成る。ブロック３
００は０Ａ５６、キャパシタ５２、スイッチ５３．５４
及び５５を含む。ブロック１００及。
々正確な機能に割当てられている。第１のブロック１０
０は１つの演算増幅器（ＯＡ）３１．２つのキャパシタ
３２及び３３．スイッチ３０．３４．３５．３６．３７
．３８．３９及び４０より構成されている。ブロック２
ｏ○はブロック１００と同じであり、ＯＡ４１．２つの
キャパシタ４２及び４３、スイッチ４４．４５．４６゜
４７．４８．４９．５０及び５１より成る。ブロック３
００は０Ａ５６、キャパシタ５２、スイッチ５３．５４
及び５５を含む。ブロック１００及。
び２００は次の基本機能、即ち電圧の加算、正確な２の
乗算及び正確な４による除算を処理する。
乗算及び正確な４による除算を処理する。
ブロック３はブロック１００によって与えられるアナロ
グ信号をトラックするサンプル保持モジュールであり、
従ってブロック１００が次の動作を開始する時の瞬間値
を保持する。ブロック１００．２００及び３００につい
てはさらに後に詳細に説明する。
グ信号をトラックするサンプル保持モジュールであり、
従ってブロック１００が次の動作を開始する時の瞬間値
を保持する。ブロック１００．２００及び３００につい
てはさらに後に詳細に説明する。
次の表は第２ａ図及び第２ｂ図の流れ図に従う進行図で
ある。この表は変換サイクルの異なる段階の詳細を示す
。即ちこの表は段階毎の各スイッチの状態を示している
。ワードのＮビットの数は偶数であると仮定している。
ある。この表は変換サイクルの異なる段階の詳細を示す
。即ちこの表は段階毎の各スイッチの状態を示している
。ワードのＮビットの数は偶数であると仮定している。
段階４０１乃至４０４は最初の２ビツトＢ１及びＢ２を
処理する事によって変換処理を開拓する。
処理する事によって変換処理を開拓する。
段階４０１では、スイッチ３４．３６．４０．４４．４
６．５０．５３．５４．５５はオフ状態（状態Ｏ）であ
る。スイッチ３０及び３５の状態は最初のビットＢＯの
値に依存する。そのプール表現は スイッチ３０の状態＝ＢＯ スイッチ３５の状態二面 同じ様にブロック２００のスイッチ４５及び５１の状態
は第２のビットＢ１の値に依存し、そのプール表現は次
の通りである。
６．５０．５３．５４．５５はオフ状態（状態Ｏ）であ
る。スイッチ３０及び３５の状態は最初のビットＢＯの
値に依存する。そのプール表現は スイッチ３０の状態＝ＢＯ スイッチ３５の状態二面 同じ様にブロック２００のスイッチ４５及び５１の状態
は第２のビットＢ１の値に依存し、そのプール表現は次
の通りである。
スイッチ４５の状態＝τゴ
スイッチ５１の状態＝８１
他のスイッチはオン（状態１）である。この段階は最初
の２ビツトを処理し、ブロック１００中でＢＯ×ｖｒｅ
ｆの４による除算、ブロック２００中でＢ１×ｖｒｅｆ
の４による除算を開始する。
の２ビツトを処理し、ブロック１００中でＢＯ×ｖｒｅ
ｆの４による除算、ブロック２００中でＢ１×ｖｒｅｆ
の４による除算を開始する。
段階４０２では、スイッチ３０．３４．３５、３７、３
９、４４、４５、４７、４９、５１、５３．５４及び５
５はオフ（状態Ｏ）であり、他のスイッチはオン（状態
１）である。
９、４４、４５、４７、４９、５１、５３．５４及び５
５はオフ（状態Ｏ）であり、他のスイッチはオン（状態
１）である。
１ 段階４０３において、スイッチ３ｏ、３
４．３６．３８．３９．４４．４６．４８．４９．５１
．５３．５４及びオフ（状態０）であり、他のスイッチ
はオン（状態１）である。
４．３６．３８．３９．４４．４６．４８．４９．５１
．５３．５４及びオフ（状態０）であり、他のスイッチ
はオン（状態１）である。
段階４０４で、スイッチ３０．３４．３５．３７．３９
．４４．４５．４７．４９．５１及び５４はオフ（状態
０）であり、他のスイッチはオン（状態１）である。こ
の段階はブロック１００からＢｏｘｖｒｅｆ／４をサン
プル保持ブロック３００に転送して、４による除算を終
了する。
．４４．４５．４７．４９．５１及び５４はオフ（状態
０）であり、他のスイッチはオン（状態１）である。こ
の段階はブロック１００からＢｏｘｖｒｅｆ／４をサン
プル保持ブロック３００に転送して、４による除算を終
了する。
段階４０５乃至４１２は第２図の段階１４及び１５に従
って２つの次のビットＢ２ｊ−２及びＢ２ｊ−１（ｊ＝
２乃至５）の変換を行う基本処理サイクルをなしている
。
って２つの次のビットＢ２ｊ−２及びＢ２ｊ−１（ｊ＝
２乃至５）の変換を行う基本処理サイクルをなしている
。
段階４０５で、スイッチ３０．３５．３６．４０．４４
．４５．４７．４９．５１．５３及び５５はオフ（状態
０）で、他のスイッチはオン（状態１）である。この段
階で電圧Ｖ、がブロック２００からブロック１００に転
送される。
．４５．４７．４９．５１．５３及び５５はオフ（状態
０）で、他のスイッチはオン（状態１）である。この段
階で電圧Ｖ、がブロック２００からブロック１００に転
送される。
段階４０６で、スイッチ３０．３４．３６．３７．３９
．４５．５０．５１．５３及び５５はオフ（状態０）で
ある。他のスイッチはオン（状態１）である。この段階
は電圧Ｖ をブロック３０Ｏからブロック２００に転送
する。
．４５．５０．５１．５３及び５５はオフ（状態０）で
ある。他のスイッチはオン（状態１）である。この段階
は電圧Ｖ をブロック３０Ｏからブロック２００に転送
する。
段階４０７において、スイッチ３４．３６，３８．３９
．４４．４６．４７．４９．５１．５３．５４及び５５
はオフ（状態０）であり、スイッチ３０及び３５の状態
はビットＢ２ｊ−１の値に依存する。そのプール表現は
次の通りである。
．４４．４６．４７．４９．５１．５３．５４及び５５
はオフ（状態０）であり、スイッチ３０及び３５の状態
はビットＢ２ｊ−１の値に依存する。そのプール表現は
次の通りである。
゛ スイッチ３０の状態”Ｂ２ｊ−１スイツチ３５の
状態＝Ｂ２ｊ−１ 他のスイッチはオン（状態１）である。この段階はブロ
ック１００中でＢ２ｊ−１×”ｒｅｆを段階５（４０５
）で入力した電圧■、に加える。
状態＝Ｂ２ｊ−１ 他のスイッチはオン（状態１）である。この段階はブロ
ック１００中でＢ２ｊ−１×”ｒｅｆを段階５（４０５
）で入力した電圧■、に加える。
段階４０８で、スイッチ３０．３４．３５，３７．４０
．４４．４６．４８．４９及び５４はオフ（状態Ｏ）で
、スイッチ４５及び５１の状態はビットＢ２ｊ−２の値
に依存する。そのプール表現は次の通りである。
．４４．４６．４８．４９及び５４はオフ（状態Ｏ）で
、スイッチ４５及び５１の状態はビットＢ２ｊ−２の値
に依存する。そのプール表現は次の通りである。
スイッチ４５の状態”Ｂ２ｊ−２
スイッチ５１の状態” Ｂ２ｊ−２
他のスイッチはオン（状態１）である。この段階はブロ
ック２００中でＢ２ｊ−２Ｘｖｒ８ｆｔｒ段階６（４０
６）で入力した電圧Ｖに加える。この段階は又電圧（Ｖ
ｉ＋ Ｂ ２ｊ−Ｉ Ｘ Ｖ ｒｅρをブロック１０
０からブロック３００に転送する。
ック２００中でＢ２ｊ−２Ｘｖｒ８ｆｔｒ段階６（４０
６）で入力した電圧Ｖに加える。この段階は又電圧（Ｖ
ｉ＋ Ｂ ２ｊ−Ｉ Ｘ Ｖ ｒｅρをブロック１０
０からブロック３００に転送する。
段階４０９で、スイッチ３０．３５．３６．４０．４４
．４５．４７．５０．５１．５３及び５５はオフ（状態
Ｏ）である。他のスイッチはＯＮ（状態１）である。こ
の段階はブロック２００中の加算処理を終え、電圧（Ｖ
、＋ Ｂ ２ｊ−２Ｘ Ｖ、。ρをブロック２００から
ブロック１００に転送し、４による除算の新しいサイク
ルを開始する。
．４５．４７．５０．５１．５３及び５５はオフ（状態
Ｏ）である。他のスイッチはＯＮ（状態１）である。こ
の段階はブロック２００中の加算処理を終え、電圧（Ｖ
、＋ Ｂ ２ｊ−２Ｘ Ｖ、。ρをブロック２００から
ブロック１００に転送し、４による除算の新しいサイク
ルを開始する。
段階４１０において、スイッチ３０．３４．３５．３７
．３９．４５．４６．５０．５１．５３及び５５をオフ
（状態０）である。他のスイッチはオン（状態１）であ
る。この段階は（■、＋Ｂ２ｊ−１×ｖｒｅｆ）をブロ
ック３００からブロック２００に転送して４による除算
サイクルを開始する。この段階でブロック２００中で電
圧（Ｖ ＋Ｂ ｚｊ−２Ｘ Ｖ 、。ρを４で除算する
２回目のフェイズでもある。
．３９．４５．４６．５０．５１．５３及び５５をオフ
（状態０）である。他のスイッチはオン（状態１）であ
る。この段階は（■、＋Ｂ２ｊ−１×ｖｒｅｆ）をブロ
ック３００からブロック２００に転送して４による除算
サイクルを開始する。この段階でブロック２００中で電
圧（Ｖ ＋Ｂ ｚｊ−２Ｘ Ｖ 、。ρを４で除算する
２回目のフェイズでもある。
段階４１１で、スイッチ３０．３４．３６．３８．３９
．４４．４５．４７．４９．５１．５３．５４及び５５
がオフ（状態Ｏ）であり、他のスイッチはオン（状態１
）である。この段階はブロック２００中で（ｖｉ＋Ｂ２
ｊ−１×ｖｒｅρを４で除算する第２のフェイズであり
、ブロック１００中″社圧（Ｖ 、 ＋ Ｂ ２ｊ−２
Ｘ ｙ ｒｅρを４で除算する第３のフェイズである。
．４４．４５．４７．４９．５１．５３．５４及び５５
がオフ（状態Ｏ）であり、他のスイッチはオン（状態１
）である。この段階はブロック２００中で（ｖｉ＋Ｂ２
ｊ−１×ｖｒｅρを４で除算する第２のフェイズであり
、ブロック１００中″社圧（Ｖ 、 ＋ Ｂ ２ｊ−２
Ｘ ｙ ｒｅρを４で除算する第３のフェイズである。
段階４１２で、スイッチ３０．３４．３５．３７．３９
．４４．４６．４８．４９．５１及び５４はオフ（状態
０）であり、他のスイッチはオン（状態１）である。こ
の段階はブロック１００中の４による除算及び電圧（ｖ
、 十Ｂ２ｊ−２ｘ ｖ ｒｅρのブロック１００から
ブロック３００への転送の終りである。この段階は又ブ
ロック２００中の（Ｖ、十８２．−１Ｘ Ｖｒｏρの４
による除算の第３のフェイズである。
．４４．４６．４８．４９．５１及び５４はオフ（状態
０）であり、他のスイッチはオン（状態１）である。こ
の段階はブロック１００中の４による除算及び電圧（ｖ
、 十Ｂ２ｊ−２ｘ ｖ ｒｅρのブロック１００から
ブロック３００への転送の終りである。この段階は又ブ
ロック２００中の（Ｖ、十８２．−１Ｘ Ｖｒｏρの４
による除算の第３のフェイズである。
次にカウントＪをインクレメントして段階５乃至１２（
４０５乃至４１２）をｊ＝６迄繰返す（変換さるべき最
後のビットはＭＳＢ及び符号ビットである）。ｊ＝６の
時、シーケンスは表の段階ａに進む。
４０５乃至４１２）をｊ＝６迄繰返す（変換さるべき最
後のビットはＭＳＢ及び符号ビットである）。ｊ＝６の
時、シーケンスは表の段階ａに進む。
段階ａで、スイッチ３０．３５．３６．４０゜４４．４
５．４７．４９．５１．５３及び５５がオフ（状態０）
であり、他のスイッチはオン（状態１）である。この段
階はブロック３００中に ・■、を保持し、ブロック１
００中のＶ を転送するＩ
Ｐ（加
算の最初のフェイズ）。
５．４７．４９．５１．５３及び５５がオフ（状態０）
であり、他のスイッチはオン（状態１）である。この段
階はブロック３００中に ・■、を保持し、ブロック１
００中のＶ を転送するＩ
Ｐ（加
算の最初のフェイズ）。
段階すで、スイッチ３Ｑ、３４．３６．３７．３９．４
５．４６．５０．５１．５３及び５５がオフ（状態０）
であり、他のスイッチはオン（状態１）である。このス
テップはブロック２００中の２による乗算の開始であり
、ブロック１００中の加算の第２フエイズである。
５．４６．５０．５１．５３及び５５がオフ（状態０）
であり、他のスイッチはオン（状態１）である。このス
テップはブロック２００中の２による乗算の開始であり
、ブロック１００中の加算の第２フエイズである。
段階Ｃで、スイッチ３４．３６．３８．３９．４４．４
６．４７．４９．５１．５３及び５５はオフ（状態Ｏ）
であり、スイッチ３０及び３５の状態はビットＭＳＢの
値に依存する。そのプール表現は次の通りである。
６．４７．４９．５１．５３及び５５はオフ（状態Ｏ）
であり、スイッチ３０及び３５の状態はビットＭＳＢの
値に依存する。そのプール表現は次の通りである。
スイッチ３０の状態＝ＭＳＢ
スイッチ３５の状態＝ＭＳ Ｂ
他のスイッチはオン（状態１）である。この段階はブロ
ック１００中でＭＳＢに対応する電圧を加えて、ブロッ
ク１００中の２の乗算の第２のフェイズを発生する。
ック１００中でＭＳＢに対応する電圧を加えて、ブロッ
ク１００中の２の乗算の第２のフェイズを発生する。
段階ｄで、スイッチ３０，３４．３６．３７．３９．４
５．４６．４８．４９．５１．５３及び５５はオフ（状
態０）で、他のスイッチはオン（状態１）である。この
段階はブロック２００中の２の乗算の゛第３のフェイズ
及びＭＳＢをブロック１００中に転送して加算する動作
の終りである。
５．４６．４８．４９．５１．５３及び５５はオフ（状
態０）で、他のスイッチはオン（状態１）である。この
段階はブロック２００中の２の乗算の゛第３のフェイズ
及びＭＳＢをブロック１００中に転送して加算する動作
の終りである。
段階ｅで、スイッチ３０．３５．３６．３８．３９．４
４．４５．４７．５０．５１．５３．５４及び５５はオ
フ（状態０）で、他のスイッチはオン（状態１）である
。この段階は奇の値に２を掛ける乗算の終りであり、こ
の結果をブロック１００中の偶の値に加える。
４．４５．４７．５０．５１．５３．５４及び５５はオ
フ（状態０）で、他のスイッチはオン（状態１）である
。この段階は奇の値に２を掛ける乗算の終りであり、こ
の結果をブロック１００中の偶の値に加える。
段階ｅで、スイッチ３ｏ、３５．３６．３８．３９．４
４．４５．４７．５ｏ、５１．５３．５４及び５５はオ
フ（状態０）で、他のスイッチはオン（状態１）である
。この段階は奇の値への乗算及びブロック１００中での
この値の偶の値への加算である。段階ｆで、スイッチ３
０．３４．３５．３７．４０．４４．４５．４６．４７
．４８．１１９．５０．５１．５３．５４及び５５はオ
フ（状態Ｏ）で、他のスイッチはオン（状態１）である
。この段階は最終値２ＸＶ ＋Ｖ、を出力する段階で
ある。
４．４５．４７．５ｏ、５１．５３．５４及び５５はオ
フ（状態０）で、他のスイッチはオン（状態１）である
。この段階は奇の値への乗算及びブロック１００中での
この値の偶の値への加算である。段階ｆで、スイッチ３
０．３４．３５．３７．４０．４４．４５．４６．４７
．４８．１１９．５０．５１．５３．５４及び５５はオ
フ（状態Ｏ）で、他のスイッチはオン（状態１）である
。この段階は最終値２ＸＶ ＋Ｖ、を出力する段階で
ある。
符号ビットは単に各加算を減算によって置換える事によ
って考慮に入れられる。減算は加算の場合と違って１サ
イクル以上を必要とするので、この動作は各ビットに対
して１以上のクロック・サイクルを要する。
って考慮に入れられる。減算は加算の場合と違って１サ
イクル以上を必要とするので、この動作は各ビットに対
して１以上のクロック・サイクルを要する。
第４図（ａ）、（ｂ）、（ｃ）、（ｄ）はブロック１０
０ （及び２００）が正確な２の乗算を行う方法の詳細
を示す。この動作は文献（１９８４年刊、２月２２日刊
の１９８４ＩＥＥＥ−ＩＳＳＣＣ： １９８４ Ｉ Ｅ
ＥＥ −Ｉ Ｓ ＳＣＣＷｅｄｎｅｓｄａｙ。
０ （及び２００）が正確な２の乗算を行う方法の詳細
を示す。この動作は文献（１９８４年刊、２月２２日刊
の１９８４ＩＥＥＥ−ＩＳＳＣＣ： １９８４ Ｉ Ｅ
ＥＥ −Ｉ Ｓ ＳＣＣＷｅｄｎｅｓｄａｙ。
Ｆｅｂｒｕａｒｙ ２２． ｌ ９８４）にも説明され
ている。
ている。
このブロック１００は第１の入力が接地されていて、第
２の入力がスイッチ３７．３８及びキャパシタ３２の第
１の端子に接続されている演算増幅器（ＯＡ）３１（第
３図）を含む。キャパシタ３２の第２の端子はスイッチ
３０．３４．３５及び３６の第１の端子に接続されてい
る。スイッチ３Ｑ、３４．３５及び３６の第２の端子は
夫々バイアス電圧Ｖ ０Ａ４１の出力、大地及び○
Ａ３１ｒｅｆ’ の出力に接続されている。スイッチ３７及び３８の第２
の端子は夫々０Ａ３１の出力並びにスイッチ３９及び４
０の第１の端子に接続されている。
２の入力がスイッチ３７．３８及びキャパシタ３２の第
１の端子に接続されている演算増幅器（ＯＡ）３１（第
３図）を含む。キャパシタ３２の第２の端子はスイッチ
３０．３４．３５及び３６の第１の端子に接続されてい
る。スイッチ３Ｑ、３４．３５及び３６の第２の端子は
夫々バイアス電圧Ｖ ０Ａ４１の出力、大地及び○
Ａ３１ｒｅｆ’ の出力に接続されている。スイッチ３７及び３８の第２
の端子は夫々０Ａ３１の出力並びにスイッチ３９及び４
０の第１の端子に接続されている。
スイッチ４ｏ及び３９の第２の端子は夫々０Ａ３１の出
力及びアースに接続されている。次の仮定を行う。 ○
Ａ３１はオフと呼ばれるオフセット状態を有する。
力及びアースに接続されている。次の仮定を行う。 ○
Ａ３１はオフと呼ばれるオフセット状態を有する。
Ｃ３２及びＣ３３は２つのキャパシタ間の不一致分だけ
異なるキャパシタ３２及び３３のキャパシタンス値とし
、次の関係が成立つものとする。
異なるキャパシタ３２及び３３のキャパシタンス値とし
、次の関係が成立つものとする。
Ｃ３３＝ （１＋Ｅ）Ｃ３２
ここでＥは２つのキャパシタの不一致度を表わす係数で
ある。
ある。
ｖｏｕｔは０Ａ３１の出力電圧である。
スイッチ３４．３７．３８及び３７がオンであり、他の
スイッチがオフである時は、第３図のブロック１００は
第４図（ａ）に示した回路と等価である。この段階は入
力電圧の最初のサンプルと、オフセットの消去を行う。
スイッチがオフである時は、第３図のブロック１００は
第４図（ａ）に示した回路と等価である。この段階は入
力電圧の最初のサンプルと、オフセットの消去を行う。
具体的には、キャパシタ３２は入力電圧から０Ａ３１の
オフセットを引いた値に先ず充電される。
オフセットを引いた値に先ず充電される。
キャパシタ３３は０Ａ３１のオフセットに充電される。
スイッチ３５．３８．４０がオンで、他のスイッチがオ
フの時のブロック１００の回路は第４図（ｂ）の回路と
等価である。フィードバック・ループは開放されていて
、キャパシタ３３は０Ａ３１の出力に接続され、キャパ
シタ３２は電源■ｎ とは分離され、アースに接続されている。
フの時のブロック１００の回路は第４図（ｂ）の回路と
等価である。フィードバック・ループは開放されていて
、キャパシタ３３は０Ａ３１の出力に接続され、キャパ
シタ３２は電源■ｎ とは分離され、アースに接続されている。
Ｃ３２は放電され、その電荷はＣ３３に移される。
スイッチ３４．３７．４０がオンであり、他のスイッチ
がオフの時のブロック１００の等価回路を第４図（ｃ）
に示す。この図でキャパシタ３３は加算ノードから切断
され、前の電荷をその中に保持し、入力は再びＣ３２に
よってサンプルされる。
がオフの時のブロック１００の等価回路を第４図（ｃ）
に示す。この図でキャパシタ３３は加算ノードから切断
され、前の電荷をその中に保持し、入力は再びＣ３２に
よってサンプルされる。
スイッチ３６．３８．３９がオンであり、他のスイッチ
がオフである時のブロック１００の等価回路を第４図（
ｄ）に示す、キャパシタ３３上の電荷は再びキャパシタ
３２上にはき出され、第４図（ｃ）でサンプルしたばか
りの電荷に加えられる。
がオフである時のブロック１００の等価回路を第４図（
ｄ）に示す、キャパシタ３３上の電荷は再びキャパシタ
３２上にはき出され、第４図（ｃ）でサンプルしたばか
りの電荷に加えられる。
以上の動作で、キャパシタの比（キャパシタの不一致度
に関する２次の誤差の）に無関係に入力電圧の２倍の出
力が与えられる。このシーケンスは完了するのに４クロ
ツク工程を必要とする。
に関する２次の誤差の）に無関係に入力電圧の２倍の出
力が与えられる。このシーケンスは完了するのに４クロ
ツク工程を必要とする。
ブロック２００はブロック１００と同じである。
本発明のこの実施例の特徴はブロック１００（及び２０
０）は又４による正確な除算を行うのに使用される点に
ある。しかしながら、除算サイクルの段階のスイッチの
状態は前の２の乗算の場合とは異なっている６ 第５図（ａ）、（ｂ）、（ｃ）及び（ｄ）は４による除
算過程のための４段階を示す。
０）は又４による正確な除算を行うのに使用される点に
ある。しかしながら、除算サイクルの段階のスイッチの
状態は前の２の乗算の場合とは異なっている６ 第５図（ａ）、（ｂ）、（ｃ）及び（ｄ）は４による除
算過程のための４段階を示す。
スイッチ３４．３７．３８及び３９がオンであり、他の
スイッチがオフである時の、ブロック１００の等価回路
を第５図（ａ）に示す。この段階は上述の様に入力電圧
の最初のサンプリング及びオフセットの消去を行う。
スイッチがオフである時の、ブロック１００の等価回路
を第５図（ａ）に示す。この段階は上述の様に入力電圧
の最初のサンプリング及びオフセットの消去を行う。
スイッチ３６．３８及び４０がオンで、他のスイッチは
オフである時のブロック１００の等価回路を第５図（ｂ
）に示す。
オフである時のブロック１００の等価回路を第５図（ｂ
）に示す。
この段階はキャパシタ３２からキャパシタ３３への電荷
の再分布を行う。出力電圧は Ｖ ＝Ｖ ／（２＋Ｅ） ｏｕｔ ｉｎ スッチ３５．３７及び４０がオンで、他のスッチがオフ
の時のブロック１００の等価回路を第５図（ｃ）に示す
。この段階はキャパシタ３３中に前の電荷を保持し、キ
ャパシタ３２を放電する。
の再分布を行う。出力電圧は Ｖ ＝Ｖ ／（２＋Ｅ） ｏｕｔ ｉｎ スッチ３５．３７及び４０がオンで、他のスッチがオフ
の時のブロック１００の等価回路を第５図（ｃ）に示す
。この段階はキャパシタ３３中に前の電荷を保持し、キ
ャパシタ３２を放電する。
スイッチ３６．３８及び４０がオンで、他のスイッチが
オフである時の、ブロック１００の等価回路を第Ｓ図（
ｄ）を示す。この段階はキャパシタ３３から３２への２
回目の電荷の転送を行う。
オフである時の、ブロック１００の等価回路を第Ｓ図（
ｄ）を示す。この段階はキャパシタ３３から３２への２
回目の電荷の転送を行う。
従って出力電圧は、
する事によって、この関数はＥの２次の項に関係する事
が明らかである。
が明らかである。
結論として、入力電圧は（Ｅに関して２次の誤差を含む
が）、キャパシタの不一致による誤差を導入する事なく
正確に４によって除算された。演算増幅器のオフセラ１
へはこのサイクル中に消去される。
が）、キャパシタの不一致による誤差を導入する事なく
正確に４によって除算された。演算増幅器のオフセラ１
へはこのサイクル中に消去される。
第６図（ａ）及び（ｂ）はブロック３００がサンプル保
持機能を行う。例えば入力信号をトラックしてその瞬間
値を保持する一般に知られた方法を説明するための図で
ある。
持機能を行う。例えば入力信号をトラックしてその瞬間
値を保持する一般に知られた方法を説明するための図で
ある。
このブロック３００は第１の入力が大地に接続され、そ
の第２の入力がスイッチ５３及びキャパシタ５２の第１
の端子に接続されている。キャパシタ５２の第２の端子
はスイッチ５５及びスイッチ５４の第１の端子に接続さ
れている。スイッチ５５及び５４の第２の端子は夫々０
Ａ３１の出力及び０Ａ５６の出力に接続される。スイッ
チ５３の第２の端子は０Ａ５６の出力及びスイッチ４４
の第２の端子に接続されている。
の第２の入力がスイッチ５３及びキャパシタ５２の第１
の端子に接続されている。キャパシタ５２の第２の端子
はスイッチ５５及びスイッチ５４の第１の端子に接続さ
れている。スイッチ５５及び５４の第２の端子は夫々０
Ａ３１の出力及び０Ａ５６の出力に接続される。スイッ
チ５３の第２の端子は０Ａ５６の出力及びスイッチ４４
の第２の端子に接続されている。
スイッチ５４がオフ（状態Ｏ）で、他のスイッチがオン
（状態１）である時の、ブロック３００の等価回路を第
６図（ａ）に示す。この段階は入力電圧Ｖ、を最初にサ
ンプルする。
（状態１）である時の、ブロック３００の等価回路を第
６図（ａ）に示す。この段階は入力電圧Ｖ、を最初にサ
ンプルする。
ｎ
スイッチ５３及び５５がオフ（状態Ｏ）で、他のスイッ
チがオン（状態１）の時の、ブロック３００の単価回路
を第６図（ｂ）に示す。この段階は第６図（ａ）の状態
でサンプルした■、の瞬間ｎ 値を保持する。
チがオン（状態１）の時の、ブロック３００の単価回路
を第６図（ｂ）に示す。この段階は第６図（ａ）の状態
でサンプルした■、の瞬間ｎ 値を保持する。
上述の回路は各々２人力及び２出力を有する完全差動演
算増幅器によって有利に具体化される事に注意されたい
。実際、この様な構造体は信号／雑音比を増大し、符号
処理段階２２０がより容易になる。その具体化方法は、
この分野の専門家にとって明らかであろう。
算増幅器によって有利に具体化される事に注意されたい
。実際、この様な構造体は信号／雑音比を増大し、符号
処理段階２２０がより容易になる。その具体化方法は、
この分野の専門家にとって明らかであろう。
Ｆ６発明の効果
以上のように１本発明によれば、マルチプレクスに動作
し、素子及び基本演算素子の数が少ない。
し、素子及び基本演算素子の数が少ない。
比較的簡単でコンパクトなディジタル−アナログ変換装
置が与えられる。
置が与えられる。
第１図は本発明の基本的概念を示す流れ図である。第２
図（ａ）、（ｂ）はより精巧なアルゴリズムに基づく本
発明の流れ図である。第３図は第２図の流れ図に対応す
る好ましい実施例のＤ／Ａ変換装置の回路図である。第
４図（ａ）、（ｂ）、（ｃ）、（ｄ）は第３図のブロッ
ク１．００（２００）中の正確な２の乗算方法を示す回
路図である。 第５図（ａ）、（ｂ）、（ｃ）、（ｄ）は４による除算
方法を示す回路図である。第６図（ａ）、（ｂ）は第３
図のブロック３００がサンプル保持機能を果す方法を示
す回路図である。 １００．２００・・・・演算ブロック、３００・・・・
サンプル保持ブロック、３０．３４．３５．３６．３７
．３８．３９．４０．４４．４５．４６．４７．４８．
４９．５０．５１．５３．５４．５５・・・・スイッチ
、３１．４１．５６・・・・演算増幅器、３２．３３．
４２．４３．５２・・・・キャパシタ。 本光明の１ａ含、口 第１図 （ａ） （ｂ） （ｃ）（ｄ） 乗算回路 第４図 除算回路 サンプル保持回路 第６図
図（ａ）、（ｂ）はより精巧なアルゴリズムに基づく本
発明の流れ図である。第３図は第２図の流れ図に対応す
る好ましい実施例のＤ／Ａ変換装置の回路図である。第
４図（ａ）、（ｂ）、（ｃ）、（ｄ）は第３図のブロッ
ク１．００（２００）中の正確な２の乗算方法を示す回
路図である。 第５図（ａ）、（ｂ）、（ｃ）、（ｄ）は４による除算
方法を示す回路図である。第６図（ａ）、（ｂ）は第３
図のブロック３００がサンプル保持機能を果す方法を示
す回路図である。 １００．２００・・・・演算ブロック、３００・・・・
サンプル保持ブロック、３０．３４．３５．３６．３７
．３８．３９．４０．４４．４５．４６．４７．４８．
４９．５０．５１．５３．５４．５５・・・・スイッチ
、３１．４１．５６・・・・演算増幅器、３２．３３．
４２．４３．５２・・・・キャパシタ。 本光明の１ａ含、口 第１図 （ａ） （ｂ） （ｃ）（ｄ） 乗算回路 第４図 除算回路 サンプル保持回路 第６図
Claims (1)
- 【特許請求の範囲】 Ｎビット・ディジタル・ワードをアナログ表示に変換す
るため、 （ａ）Ｎビット・ワードを分割して、各々がＮ／ｎビッ
トのｎ個のセクション（ｎ≠１、ｎ≠Ｎ）を形成するた
めの手段と、 （ｂ）上記セクションの各単元ビットをそのアナログ表
示に変更する装置及びセクションに関連する異なるアナ
ログ表示を数学的に組合してセクションの部分的結果を
得る装置を含む各セクションを独立して処理するための
手段と、 （ｃ）種々のセクションの部分的結果を加算して、上記
Ｎビット・ディジタル・ワードのアナログ表示を与える
ための手段とを有する、 ディジタル−アナログ変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85430046A EP0227871B1 (en) | 1985-12-30 | 1985-12-30 | Parallel algorithmic digital to analog converter |
| EP85430046.4 | 1985-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62160824A true JPS62160824A (ja) | 1987-07-16 |
| JPH0153939B2 JPH0153939B2 (ja) | 1989-11-16 |
Family
ID=8194588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275515A Granted JPS62160824A (ja) | 1985-12-30 | 1986-11-20 | デイジタル−アナログ変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4746903A (ja) |
| EP (1) | EP0227871B1 (ja) |
| JP (1) | JPS62160824A (ja) |
| DE (1) | DE3587950T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136696A (ja) * | 1991-09-30 | 1993-06-01 | Samsung Electron Co Ltd | 電圧レベルシフトデジタル／アナログ変換回路 |
| JP2009055587A (ja) * | 2007-08-01 | 2009-03-12 | Denso Corp | 可変ゲイン増幅器およびｄ／ａ変換器 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245129A (ja) * | 1987-03-31 | 1988-10-12 | Mori Ryoichi | デジタルアナログ変換器 |
| JPH0681046B2 (ja) * | 1988-05-24 | 1994-10-12 | 亮一 森 | デジタルアナログ変換器 |
| US5923275A (en) * | 1997-10-22 | 1999-07-13 | National Semiconductor Corporation | Accurate charge-dividing digital-to-analog converter |
| US6097326A (en) * | 1998-05-26 | 2000-08-01 | National Semiconductor Corporation | Algorithmic analog-to-digital converter with reduced differential non-linearity and method |
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