JPS62237812A - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
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- JPS62237812A JPS62237812A JP8271386A JP8271386A JPS62237812A JP S62237812 A JPS62237812 A JP S62237812A JP 8271386 A JP8271386 A JP 8271386A JP 8271386 A JP8271386 A JP 8271386A JP S62237812 A JPS62237812 A JP S62237812A
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- voltage generator
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- 239000003990 capacitor Substances 0.000 claims abstract description 60
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 229920005994 diacetyl cellulose Polymers 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101100512568 Arabidopsis thaliana MED33B gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ・ディジタル変換器に関し、特に逐次
比較型のアナログ・ディジタル変換器に関する。
比較型のアナログ・ディジタル変換器に関する。
近年、多（の分野にＳいてディジタル化が進めりれて米
てＭ９．アナログ信号とディジタル信号とのインターフ
ェースとしてアナログ・ディジタル変換器（以下ＡＤＯ
と記す）及びディジタル・アナログ変換器（以下ＤＡＣ
と記す）等が非常に重要となってきている。
てＭ９．アナログ信号とディジタル信号とのインターフ
ェースとしてアナログ・ディジタル変換器（以下ＡＤＯ
と記す）及びディジタル・アナログ変換器（以下ＤＡＣ
と記す）等が非常に重要となってきている。
上記ＡＤＣＫｇいて、中速及び高速で動作でき。
更に変換ビット数を多（とれる方式として逐次比較型Ａ
ＤＣがある。
ＤＣがある。
第３図に逐次比較型ＡＤＣの構成ブロック図を示す。ア
ナログ信号入力端子１より入力されたアナログ信号ｔサ
ンプル・ホールド回路２で標本化及び保持し、先づ第１
番目に局部ディジタル−アナログ変換器５のディジタル
入力に逐次近似レジスタ４より最上位ビット（ＭＳＢ）
のみｔ″′１”とし、他のピッＩりｏ−として出力をフ
ルスケール値（以降ＦＳと記す）の１に設定し、この−
！−ＦＳとサンプルホールド回路２に保持されているア
ナログ信号との大小［ＩＪＫ’Ｙ比較器３で比較し、出
力を逐次近似レジスタ４へ送る。逐次近似レジスタ４は
、比較器３の出力によって次に局部ＤＡＣ５へ与えるデ
ィジタル・データを制御する。つまり。
ナログ信号入力端子１より入力されたアナログ信号ｔサ
ンプル・ホールド回路２で標本化及び保持し、先づ第１
番目に局部ディジタル−アナログ変換器５のディジタル
入力に逐次近似レジスタ４より最上位ビット（ＭＳＢ）
のみｔ″′１”とし、他のピッＩりｏ−として出力をフ
ルスケール値（以降ＦＳと記す）の１に設定し、この−
！−ＦＳとサンプルホールド回路２に保持されているア
ナログ信号との大小［ＩＪＫ’Ｙ比較器３で比較し、出
力を逐次近似レジスタ４へ送る。逐次近似レジスタ４は
、比較器３の出力によって次に局部ＤＡＣ５へ与えるデ
ィジタル・データを制御する。つまり。
入力されたアナログ信号の方が一！−ＦＳ、にり大きか
った場合は局部ＤＡＣ５へ与えるＭＳＢは”１”のｉま
とし、２番目のビット（２ＳＢ）にも“１”を与え局ｇ
ＤＡｃ５の出力、ａ、Ｓとし、入力されたアナログ信号
の方が、ＬＦＳより小さかった場合は、ＭＳＢ４＠０
’″に戻し、′１″′を与え。
った場合は局部ＤＡＣ５へ与えるＭＳＢは”１”のｉま
とし、２番目のビット（２ＳＢ）にも“１”を与え局ｇ
ＤＡｃ５の出力、ａ、Ｓとし、入力されたアナログ信号
の方が、ＬＦＳより小さかった場合は、ＭＳＢ４＠０
’″に戻し、′１″′を与え。
局部ＤＡＣｓの出力ｙ−ＬＦｓとする。ここで定まった
局部Ｄ Ａ Ｃ５の出力とアナログ信号との大小関係を
比較して２８Ｂｔ定める。この様にして最下位ビット（
ＬＳＢ）まで順次比較して行きアナログ・ディジタル変
換を谷なう。
局部Ｄ Ａ Ｃ５の出力とアナログ信号との大小関係を
比較して２８Ｂｔ定める。この様にして最下位ビット（
ＬＳＢ）まで順次比較して行きアナログ・ディジタル変
換を谷なう。
以上述べた様な逐次比較型ＡＤＣｉＣｇける局部ＤＡＣ
の回路形式として、抵抗ストリング？用いたもの及び容
量アレイを用いたもの等がある。
の回路形式として、抵抗ストリング？用いたもの及び容
量アレイを用いたもの等がある。
上述した従来の局部ＤＡＣに用いらｎている回路形式の
うちの１番目である抵抗ストリングを用いたものについ
ては、アナログ・ディジタル変換器で取り扱うビット数
ｔｎとした場合２ｎ個の抵抗が必要となり、ビット数が
多い場合は非常に抵抗の数が多くなってしまい半導体集
積回路等に組み込む場合、全回路に対し、この抵抗スト
リングの占有する面積が非常に大きくなってしまうとい
う欠点がある。例えば１２ピツトのＡＤＣ−４作る場合
、局部ＤＡＣに抵抗ストリングを用いると２１２個つま
り４０９６個の抵抗が必要となる。
うちの１番目である抵抗ストリングを用いたものについ
ては、アナログ・ディジタル変換器で取り扱うビット数
ｔｎとした場合２ｎ個の抵抗が必要となり、ビット数が
多い場合は非常に抵抗の数が多くなってしまい半導体集
積回路等に組み込む場合、全回路に対し、この抵抗スト
リングの占有する面積が非常に大きくなってしまうとい
う欠点がある。例えば１２ピツトのＡＤＣ−４作る場合
、局部ＤＡＣに抵抗ストリングを用いると２１２個つま
り４０９６個の抵抗が必要となる。
次に２番目に述べた容量アレイを用いた局部ＤＡＣにつ
いては、２０重み付け７行なった容量アレイとするが１
作り込める最小の容量に製造偏差による限度があり、や
けｖ１番目の抵抗ストリングを用いた場合と同様に取り
扱うビット数が多くなると必要な容量の数が非常に多く
なってしまい、半導体集積回路等に組み込む場合、全回
路に対して、この容量アレイの占有するＷ１積が非常に
大きくなってしまうという欠点がある。
いては、２０重み付け７行なった容量アレイとするが１
作り込める最小の容量に製造偏差による限度があり、や
けｖ１番目の抵抗ストリングを用いた場合と同様に取り
扱うビット数が多くなると必要な容量の数が非常に多く
なってしまい、半導体集積回路等に組み込む場合、全回
路に対して、この容量アレイの占有するＷ１積が非常に
大きくなってしまうという欠点がある。
例えば、１２ビツトのＡＤＣ′ｌｔ作る場合１局部ＤＡ
Ｃに容；１アレイを用いると、２°＋２°’＋２１＋２
２＋・・・２”＋２”＝ ４０９６個の単位容量が必要
となる。
Ｃに容；１アレイを用いると、２°＋２°’＋２１＋２
２＋・・・２”＋２”＝ ４０９６個の単位容量が必要
となる。
本発明のアナログ・ディジタル変換器は、、、ｌ（１及
び第２の基準電位に接続され（ｎ−ｍ）ビット（ｎ 、
ｍ ：整数でｎ ＞ ｍ ）の容量アレイで構成され
た電荷再分布型の第１の電圧発生器と、前記第１及び第
２の基ｆ！Ａ屯位に接続され第３及び第４の基準電位を
発生する分圧器と、前記第３及び第４の基準電位に接続
され【ｎビットの容量アレイで構成された電荷再分布型
の第２の電圧発生器と、前記第２の電圧発生器の全’；
＋ 、１１値と同一の容量値を持つサンプル・ホールド
容量と、前記サンプル・ホールド容量の一方の電極に接
続され入力アナログ信号と前記第１の電圧発生器の出力
とを選択的に切り換えるスイッチと、前記サンプル・ホ
ールド容量の他方の電極の電位と前記第２の電圧発生器
の出力電位とを比較する比較器とを有することを特徴と
する。
び第２の基準電位に接続され（ｎ−ｍ）ビット（ｎ 、
ｍ ：整数でｎ ＞ ｍ ）の容量アレイで構成され
た電荷再分布型の第１の電圧発生器と、前記第１及び第
２の基ｆ！Ａ屯位に接続され第３及び第４の基準電位を
発生する分圧器と、前記第３及び第４の基準電位に接続
され【ｎビットの容量アレイで構成された電荷再分布型
の第２の電圧発生器と、前記第２の電圧発生器の全’；
＋ 、１１値と同一の容量値を持つサンプル・ホールド
容量と、前記サンプル・ホールド容量の一方の電極に接
続され入力アナログ信号と前記第１の電圧発生器の出力
とを選択的に切り換えるスイッチと、前記サンプル・ホ
ールド容量の他方の電極の電位と前記第２の電圧発生器
の出力電位とを比較する比較器とを有することを特徴と
する。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例のブロック構成図である。第
１の基準電位１９と第２の基準電位とに接続された（
ｎ −ｍ ）ビットの容量アレイで構成された電荷再分
布型の電圧発生器１３と分圧器１３と、分圧器１３から
発生された第３の基準電位２１と第４の基準電位とに接
続されたｍビットの容量アレイで構成された電荷再分布
型の第二の電圧発生器と、第一の電圧発生器１３の出力
とアナログ信号の入力端子からの信号とをサンプル・ホ
ールド容量２の一方の電極に選択的に接続するスイッチ
２４と、サンプル・ホールド容ｆ２の他方の電極と第２
の電圧発生器１４の出力に接続された比較器３とからな
る。この構成によるアナログ・ディジタル変換器は、先
づスイッチ２４がアナログ信号入力端子１に接続されサ
ンプル会ホールド容量２にアナログ信号をサンプルしホ
ールドする。
１の基準電位１９と第２の基準電位とに接続された（
ｎ −ｍ ）ビットの容量アレイで構成された電荷再分
布型の電圧発生器１３と分圧器１３と、分圧器１３から
発生された第３の基準電位２１と第４の基準電位とに接
続されたｍビットの容量アレイで構成された電荷再分布
型の第二の電圧発生器と、第一の電圧発生器１３の出力
とアナログ信号の入力端子からの信号とをサンプル・ホ
ールド容量２の一方の電極に選択的に接続するスイッチ
２４と、サンプル・ホールド容ｆ２の他方の電極と第２
の電圧発生器１４の出力に接続された比較器３とからな
る。この構成によるアナログ・ディジタル変換器は、先
づスイッチ２４がアナログ信号入力端子１に接続されサ
ンプル会ホールド容量２にアナログ信号をサンプルしホ
ールドする。
次にスイッチ２４を第１の電圧発生器１３へ接続し上位
（ｎ−ｍ）ビットのアナログ・ディジタル変換を逐次比
較で行ない、次に第２の電圧発生器を用い下位ｍビット
のアナログ・ディジタル変換を逐次比較で行なうもので
ある。
（ｎ−ｍ）ビットのアナログ・ディジタル変換を逐次比
較で行ない、次に第２の電圧発生器を用い下位ｍビット
のアナログ・ディジタル変換を逐次比較で行なうもので
ある。
第２図は本発明の一実施例の回路説明図である。
第２図の回路はｎビットのアナログ・ディジタル変換器
全構成している。ここにおいて、第１の容量アレイ１２
を構成している容量ｃｏからＣ（ｍ−１）およびＣｍの
容量値はそれぞれＣ／２°カラＣ／２（ｒｒｌ−１）（
ｍ−１） およびＣ／２ と２の重み付けがされている。
全構成している。ここにおいて、第１の容量アレイ１２
を構成している容量ｃｏからＣ（ｍ−１）およびＣｍの
容量値はそれぞれＣ／２°カラＣ／２（ｒｒｌ−１）（
ｍ−１） およびＣ／２ と２の重み付けがされている。
また第２の容量アレイ１３を構成している容量ＣＭＯか
らＣＭ（ｎ−ｍ−１）およびＣＭ（ｎ−ｍ）の容量値は
それぞれ０Ｍ７２°からＣＭ／２ およびＣＭ／
２”ｎ−１）（ｎ−ｍ−１） と２の重み付けがされている。また、第３の容量アレイ
１４を構成している容量ＣｓｏからＣ８（ｍ−ｔ）およ
びＣ８ｍの容量値は第１の容量アレイ１２と同様／ＣＣ
／２°カラＣ／２（ｍ−１）オヨびＣ／２（ｍ−１）ト
２ （１）重み付けがされている。
らＣＭ（ｎ−ｍ−１）およびＣＭ（ｎ−ｍ）の容量値は
それぞれ０Ｍ７２°からＣＭ／２ およびＣＭ／
２”ｎ−１）（ｎ−ｍ−１） と２の重み付けがされている。また、第３の容量アレイ
１４を構成している容量ＣｓｏからＣ８（ｍ−ｔ）およ
びＣ８ｍの容量値は第１の容量アレイ１２と同様／ＣＣ
／２°カラＣ／２（ｍ−１）オヨびＣ／２（ｍ−１）ト
２ （１）重み付けがされている。
ここでｎ＝１２として１２ビツトのアナログ・ディジタ
ル変換器を想定して動作を説明する。またｍ ＝ ５と
すると、第１の容量アレイ１２は６つの容量すなわち容
量値がＣ／２０からＣ／２（５−１）およびＣ／ ２
（５−１）となっている容量ｃｏからＣ（５−１）およ
びＣ５で構成され、第２の容量アレイ１３は８つの容量
すなわち容量値がＣＭ／２°からＣａ／２（１２’−１
）およびＣＭ ／２（１２−５−１）となっている容量
ＣＭｏからＣＭ（１２−５−１）およびＣＭ（１２−６
）で構成され１第３の容量アレイ１４は第１の容量アレ
イと同様に６つの容量すなわち容量値がＣ／２°からＣ
／２（５−１）およびＣ／２（５−１）となっている容
量０８０からＯ８（ｍ−１）およびＣ８ｍで構成されて
いる。
ル変換器を想定して動作を説明する。またｍ ＝ ５と
すると、第１の容量アレイ１２は６つの容量すなわち容
量値がＣ／２０からＣ／２（５−１）およびＣ／ ２
（５−１）となっている容量ｃｏからＣ（５−１）およ
びＣ５で構成され、第２の容量アレイ１３は８つの容量
すなわち容量値がＣＭ／２°からＣａ／２（１２’−１
）およびＣＭ ／２（１２−５−１）となっている容量
ＣＭｏからＣＭ（１２−５−１）およびＣＭ（１２−６
）で構成され１第３の容量アレイ１４は第１の容量アレ
イと同様に６つの容量すなわち容量値がＣ／２°からＣ
／２（５−１）およびＣ／２（５−１）となっている容
量０８０からＯ８（ｍ−１）およびＣ８ｍで構成されて
いる。
先づアナログ信号入力端子１から入力されたアナログ信
号Ｖｉｎはスイッチ７が閉じられスイッチ８が開かれて
いる状態で第１の容量アレイ１２の容量ｃｏからＣ５に
充電される。このとき第３の基準電位ＶＲＢＦ３、すな
わち第１の基準電位ｖＲＥＦＩ 、第２ ｆ）基準１１
位ｔ ＶＲＥＦ２ トＬり場合Ｖｕｇｒａ ＝ Ｙａａ
ｒｚ＋ （Ｖｙｕｅｒｘ −ＶＲＥＦ２ ）／２ Ｋ対
シテ充ＮすｈソノＮ荷’４１ Ｑｔｚ Ｉｄ、、Ｑｕ＝
（ｖｉｎ ＶＲＥＦＩ ） ・（Ｃ６＋Ｃ１＋−＋０
５）である。また、第２の容量アレイ１３の各容量ＣＭ
（１からＣＭ （ｎ−□）は、この各容量の一方の電極
にそれぞれ接続されているスイッチ群１７の各スイッチ
Ｓ、からＳ（ｎ−ｍ）全てが第２の基準電位側に接続さ
れており、全て放電される。また、第３の容量アレイ１
４の各容量ＣｓｏからＣｓｆｆ１は、この各容量の一方
の電極にそれぞれ接続されているスイッチ群１８の各ス
イッチＴｏからＴｆｆＩ全てが第３の基準電位側に接続
されており全て放電される。
号Ｖｉｎはスイッチ７が閉じられスイッチ８が開かれて
いる状態で第１の容量アレイ１２の容量ｃｏからＣ５に
充電される。このとき第３の基準電位ＶＲＢＦ３、すな
わち第１の基準電位ｖＲＥＦＩ 、第２ ｆ）基準１１
位ｔ ＶＲＥＦ２ トＬり場合Ｖｕｇｒａ ＝ Ｙａａ
ｒｚ＋ （Ｖｙｕｅｒｘ −ＶＲＥＦ２ ）／２ Ｋ対
シテ充ＮすｈソノＮ荷’４１ Ｑｔｚ Ｉｄ、、Ｑｕ＝
（ｖｉｎ ＶＲＥＦＩ ） ・（Ｃ６＋Ｃ１＋−＋０
５）である。また、第２の容量アレイ１３の各容量ＣＭ
（１からＣＭ （ｎ−□）は、この各容量の一方の電極
にそれぞれ接続されているスイッチ群１７の各スイッチ
Ｓ、からＳ（ｎ−ｍ）全てが第２の基準電位側に接続さ
れており、全て放電される。また、第３の容量アレイ１
４の各容量ＣｓｏからＣｓｆｆ１は、この各容量の一方
の電極にそれぞれ接続されているスイッチ群１８の各ス
イッチＴｏからＴｆｆＩ全てが第３の基準電位側に接続
されており全て放電される。
次に、スイッチ７．９．１０および１１が開かれ、また
スイッチ８と第２の容量アレイ１３のうちのＣＭ（＋に
接続されているスイッチＳｏが第１の基準電位ＶＲＥＦ
Ｉ側に接続され、比較器３において、（ＶＲＥＦ２ ＋
（”／ｘｔＥｒｔ −ＶＲＥＦ２ ）／ ２ ） ＋
（ＶＲｇｒ２＋（Ｖｕｇｙｘ−ＶＲＥＦ２）／２）
Ｖｉｎ＝ ２Ｖｙｔｇｒｚ ＋ （Ｖａｇｒｘ −Ｖａ
ｇｒｚ ） −Ｖｉｎ （！：Ｖｕｇｒｚ ＋ （ＶＲ
ＥＦＩ ＶＲＥＦ２ ）／ ２とが大小比較される
。ここで２ Ｖａｇｒｚ ＋ （ＶＲＥＦＩ −ＶＲＥ
Ｆ２ ） −Ｍｉｎの方がＶｉｇｒｓ ＝ ＶＲＥＦ２
＋ （ＶＲＥＦＩ −ｖｎＥｙｚ ）／２より大きか
った場合は逐次近似レジスタ４のＤｌ出力を＠１１とし
第２の容量アレイ１３のうちのＣＭＯに接続されている
スイッチＳｏをそのま゛ま第１の基準電位”ＲＩＰ ｌ
側に接続したままとし、１り逆に２Ｖｕｇｙｚ＋（ＶＲ
ｇｙｔ−ＶＲＥＦ２） −Ｖｉｎ（Ｄ方ｙｂｉ ＶＲｇ
ｒａ ＝ ＶＲＥＦ２ ＋ （ＶＲｇｒｘ −ＶＲＥＦ
２ ）／２ ヨ’） 小すかった場合は逐次近似レジス
タ４の１）１出力を１０１とし第２の容量アレイ１３の
うちのＣＭＯに接続されているスイッチＳｏを第２の基
準電位”ＲＥＦＺ側に接続し直す。そして第２の容量ア
レイ１３のうちのＣＭｌに接続されているスイッチＳ１
を第１の基準電位ＶＲＥＦＩ側に接続し２ビツト目の判
定を行なう。
スイッチ８と第２の容量アレイ１３のうちのＣＭ（＋に
接続されているスイッチＳｏが第１の基準電位ＶＲＥＦ
Ｉ側に接続され、比較器３において、（ＶＲＥＦ２ ＋
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（ＶＲｇｒ２＋（Ｖｕｇｙｘ−ＶＲＥＦ２）／２）
Ｖｉｎ＝ ２Ｖｙｔｇｒｚ ＋ （Ｖａｇｒｘ −Ｖａ
ｇｒｚ ） −Ｖｉｎ （！：Ｖｕｇｒｚ ＋ （ＶＲ
ＥＦＩ ＶＲＥＦ２ ）／ ２とが大小比較される
。ここで２ Ｖａｇｒｚ ＋ （ＶＲＥＦＩ −ＶＲＥ
Ｆ２ ） −Ｍｉｎの方がＶｉｇｒｓ ＝ ＶＲＥＦ２
＋ （ＶＲＥＦＩ −ｖｎＥｙｚ ）／２より大きか
った場合は逐次近似レジスタ４のＤｌ出力を＠１１とし
第２の容量アレイ１３のうちのＣＭＯに接続されている
スイッチＳｏをそのま゛ま第１の基準電位”ＲＩＰ ｌ
側に接続したままとし、１り逆に２Ｖｕｇｙｚ＋（ＶＲ
ｇｙｔ−ＶＲＥＦ２） −Ｖｉｎ（Ｄ方ｙｂｉ ＶＲｇ
ｒａ ＝ ＶＲＥＦ２ ＋ （ＶＲｇｒｘ −ＶＲＥＦ
２ ）／２ ヨ’） 小すかった場合は逐次近似レジス
タ４の１）１出力を１０１とし第２の容量アレイ１３の
うちのＣＭＯに接続されているスイッチＳｏを第２の基
準電位”ＲＥＦＺ側に接続し直す。そして第２の容量ア
レイ１３のうちのＣＭｌに接続されているスイッチＳ１
を第１の基準電位ＶＲＥＦＩ側に接続し２ビツト目の判
定を行なう。
この株な動作を上位７ビツト目まで行ないｉ）１からＤ
ｔｋ決める。７ビツトまで決まった際の第１の容量アレ
イ１２と比較器３との接続点の電位は、となる、ここで
ＤｌからＤｌは１０＠または１１１である。
ｔｋ決める。７ビツトまで決まった際の第１の容量アレ
イ１２と比較器３との接続点の電位は、となる、ここで
ＤｌからＤｌは１０＠または１１１である。
次に、８ビツト目の判定に移るが、今度は第３の容量ア
レイにおけるＣｇｏに接続されているスイッチＩｌ＋
、を第４の基準電位側に接続し、第３の容量アレイ１４
と比較器３との接続点の電位をとする。但しここで第４
の基準電位”ＲＥＦ４は、Ｖａｇｒ４＝ ＶＲＥＦ３−
（Ｖａｇｒｘ −ＶＲｇｖｚ ）／ ２＝Ｖｕｒｒｚ
＋（Ｖａｇｒｔ−Ｖａｒ：ｐｇ）／２ （Ｖａｇｒｔ
−Ｖｔｔｒ：ｒｚン２７に設定しておく。このようＫし
て比較器３の２つの入力に前記２つの値を印加しその大
小関係を判定しＤ８を決定する。Ｄ８が決定されたら矢
にＤ８の値によって１１１ならは第３の容量アレイ１４
のＣｓｏに接続されているスイッチＩｌｌ ｏは第４の
基準電位ＶＲＥＦＡ側に接続したままにし、またｌＯｌ
であれば前記スイッチ′１゛ｏを第３の基準電位ｖｎｗ
ｒｓ側に接続し直し同時に第３の容量アレイ１４のＣａ
ｌに接続されているスイッチＴ！を第４の基準電位ｖａ
ｇｒ４側へ接続する。こうして第３の容量アレイ１４と
１Ｄ ９”ｐ ） （ＶＲｇｒｔ −ＶＲＩＣＦ！ ）
としてＤ９のデーりを判定する。以下同様に順次繰シ返
して行き最終ビット４で決定する。
レイにおけるＣｇｏに接続されているスイッチＩｌ＋
、を第４の基準電位側に接続し、第３の容量アレイ１４
と比較器３との接続点の電位をとする。但しここで第４
の基準電位”ＲＥＦ４は、Ｖａｇｒ４＝ ＶＲＥＦ３−
（Ｖａｇｒｘ −ＶＲｇｖｚ ）／ ２＝Ｖｕｒｒｚ
＋（Ｖａｇｒｔ−Ｖａｒ：ｐｇ）／２ （Ｖａｇｒｔ
−Ｖｔｔｒ：ｒｚン２７に設定しておく。このようＫし
て比較器３の２つの入力に前記２つの値を印加しその大
小関係を判定しＤ８を決定する。Ｄ８が決定されたら矢
にＤ８の値によって１１１ならは第３の容量アレイ１４
のＣｓｏに接続されているスイッチＩｌｌ ｏは第４の
基準電位ＶＲＥＦＡ側に接続したままにし、またｌＯｌ
であれば前記スイッチ′１゛ｏを第３の基準電位ｖｎｗ
ｒｓ側に接続し直し同時に第３の容量アレイ１４のＣａ
ｌに接続されているスイッチＴ！を第４の基準電位ｖａ
ｇｒ４側へ接続する。こうして第３の容量アレイ１４と
１Ｄ ９”ｐ ） （ＶＲｇｒｔ −ＶＲＩＣＦ！ ）
としてＤ９のデーりを判定する。以下同様に順次繰シ返
して行き最終ビット４で決定する。
ここにおいてｎ＝１２ 、ｍ＝５とした場合に必要とな
る容量を計算してみると、第１の容量アレイ１２に用い
ている容量ｃｏからＣ（５−１）およびＣＳの容量値は
、それぞれＣ／２ＧからＣ／ ２ （５−１）およびＣ
／２（５−１）であシ、第２の容量アレイ１３に用いて
いる容量ＣＭ（１からＣＭ（１２−ｓ−ｔ）およびＣＭ
（１２−５）の容量値はそれぞれＣｙｌ ／ ２ ’か
らＣ，／２ （１２−５−１）オヨｃ）”ＣＨ／２”−
’−１）テｌ）、マタ、第３の容量アレイ１４に用いて
いる容量Ｃ８ｏからＣ３（５−１）およびＣＳＳの容量
値は、それぞれＣ／２ＧからＣ／ ２ （５−１）およ
びＣ／２ となシ、それぞれ最小容量値となる容甘
つま＃）”！ ＋ ＣＭ（１２−５）ｓおよびＣ８１を
単位容量とすると、その単位容量を（１６＋８＋４＋２
＋１＋１）＝３２個、（６４＋３２＋１６＋８＋４＋２
＋１＋１）＝１２８個・、および（１６＋８＋４＋２＋
１＋１ ）＝３２個となり、計１９２個の単位容量のみ
で形成される。
る容量を計算してみると、第１の容量アレイ１２に用い
ている容量ｃｏからＣ（５−１）およびＣＳの容量値は
、それぞれＣ／２ＧからＣ／ ２ （５−１）およびＣ
／２（５−１）であシ、第２の容量アレイ１３に用いて
いる容量ＣＭ（１からＣＭ（１２−ｓ−ｔ）およびＣＭ
（１２−５）の容量値はそれぞれＣｙｌ ／ ２ ’か
らＣ，／２ （１２−５−１）オヨｃ）”ＣＨ／２”−
’−１）テｌ）、マタ、第３の容量アレイ１４に用いて
いる容量Ｃ８ｏからＣ３（５−１）およびＣＳＳの容量
値は、それぞれＣ／２ＧからＣ／ ２ （５−１）およ
びＣ／２ となシ、それぞれ最小容量値となる容甘
つま＃）”！ ＋ ＣＭ（１２−５）ｓおよびＣ８１を
単位容量とすると、その単位容量を（１６＋８＋４＋２
＋１＋１）＝３２個、（６４＋３２＋１６＋８＋４＋２
＋１＋１）＝１２８個・、および（１６＋８＋４＋２＋
１＋１ ）＝３２個となり、計１９２個の単位容量のみ
で形成される。
以上具体的に実施例を用いて説明してきた様に、本発明
は第１の電圧発生器と分圧器と、第２の電圧発生器と、
サンプルホールド容量と、スイッチと比較器とを用いた
、ｎビットのアナログ・ディジタル変換器においてｎと
ｍのＨ係を適当に選ぶことにより従来の容量アレイで構
成された局部ＤＡＣを用いる方法で例えばｎ＝１２ビツ
トのアナログ・ディジタル変換器を作成すると４０９６
個の単位容量が心安だりたものが、本発明を用いれ＝１
２、ｍ＝５とした場合は１９２個の単位容量ですみ、容
量アレイの占有面積を非常に削減できる効果がある。
は第１の電圧発生器と分圧器と、第２の電圧発生器と、
サンプルホールド容量と、スイッチと比較器とを用いた
、ｎビットのアナログ・ディジタル変換器においてｎと
ｍのＨ係を適当に選ぶことにより従来の容量アレイで構
成された局部ＤＡＣを用いる方法で例えばｎ＝１２ビツ
トのアナログ・ディジタル変換器を作成すると４０９６
個の単位容量が心安だりたものが、本発明を用いれ＝１
２、ｍ＝５とした場合は１９２個の単位容量ですみ、容
量アレイの占有面積を非常に削減できる効果がある。
また逆に容量アレイの占有面積を広く確保できる場合に
は、それだけ単位容量の大きさを大きくする墨が出来、
単位容量の製造偏差に対し、誤差の割合が減少し精度が
向上する効果がある。
は、それだけ単位容量の大きさを大きくする墨が出来、
単位容量の製造偏差に対し、誤差の割合が減少し精度が
向上する効果がある。
更に、従来のＡＤＣよシ同じ面積で更に高分解能なアナ
ログ・ディジタル変換器を構成できる効果がある。
ログ・ディジタル変換器を構成できる効果がある。
また更に、比較器の２つの入力に対し全く同様な構成で
容量アレイが接続されているため、比較器の２つの入力
の不平衡さによる誤差が生ぜず精度が向上する効果があ
る。
容量アレイが接続されているため、比較器の２つの入力
の不平衡さによる誤差が生ぜず精度が向上する効果があ
る。
第１図は本発明の一実施例のブロック構成図、第２図は
本発明の一実施例の回路説明図、第３図は従来の逐次比
較型アナログ・ディジタルのブロック図である。 １・・・・・・アナログ信号入力端子、２・・・・・・
サンプル・ホールド回路、３・・・・・・比較器、４・
・・・・・逐次比較レジスタ、５・・・・・・局部ディ
ジタル・アナログ変換器、６・・・・・・ディジタル信
号出力端子、７，８，９゜１０．１１・・・・・・スイ
ッチ、１２，１３．１４・・・・・・容量アレイ、１５
・・・・・・スイッチ制御信号発生回路、１６・・・・
・・スイッチ制御信号、１７，１８・・・−・・スイッ
チ群、１９，２０，２１．２２・・・・・・基準電位、
２３・・・・・・分圧器、２４・・・・・・スイッチｓ
ＣＱ −Ｃｍ ｒ ”Ｍｅ〜ＣＭ（ｎ−ｍ）ｒ ｃ
ｓｏ 〜Ｃａｍ…°°°容ｆｉｂ ８ｏ−８＜ｎ−
ｍ１ｓＴ０〜Ｔｒｎ・・・・・・スイッチ、Ｄ１〜Ｄｎ
・・・・・・ディジタル・データ。 代理人 弁理士 内 原 晋、庁７．．．；！。 ｔｈ ≠ ゝゝく ヘベ ト
本発明の一実施例の回路説明図、第３図は従来の逐次比
較型アナログ・ディジタルのブロック図である。 １・・・・・・アナログ信号入力端子、２・・・・・・
サンプル・ホールド回路、３・・・・・・比較器、４・
・・・・・逐次比較レジスタ、５・・・・・・局部ディ
ジタル・アナログ変換器、６・・・・・・ディジタル信
号出力端子、７，８，９゜１０．１１・・・・・・スイ
ッチ、１２，１３．１４・・・・・・容量アレイ、１５
・・・・・・スイッチ制御信号発生回路、１６・・・・
・・スイッチ制御信号、１７，１８・・・−・・スイッ
チ群、１９，２０，２１．２２・・・・・・基準電位、
２３・・・・・・分圧器、２４・・・・・・スイッチｓ
ＣＱ −Ｃｍ ｒ ”Ｍｅ〜ＣＭ（ｎ−ｍ）ｒ ｃ
ｓｏ 〜Ｃａｍ…°°°容ｆｉｂ ８ｏ−８＜ｎ−
ｍ１ｓＴ０〜Ｔｒｎ・・・・・・スイッチ、Ｄ１〜Ｄｎ
・・・・・・ディジタル・データ。 代理人 弁理士 内 原 晋、庁７．．．；！。 ｔｈ ≠ ゝゝく ヘベ ト
Claims (1)
- 第１及び第２の基準電位に接続され（ｎ−ｍ）ビット（
ｎ、ｍ：整数でｎ＞ｍ）の容量アレイで構成された電荷
再分布型の第１の電圧発生器と、前記第１及び第２の基
準電位に接続され第３及び第４の基準電位を発生する分
圧器と、該第３及び第４の基準電位に接続されｍビット
の容量アレイで構成された電荷再分布型の第２の電圧発
生器と、該第２の電圧発生器の全容量値と同一の容量値
を持つサンプル・ホールド容量と、該サンプル・ホール
ド容量の一方の電極に接続され入力アナログ信号と前記
第１の電圧発生器の出力とを選択的に切り換えるスイッ
チと、前記サンプル、ホールド容量の他方の電極の電位
と前記第２の電圧発生器の出力電位とを比較する比較器
とを有することを特徴とするｎビットのアナログ・ディ
ジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271386A JPS62237812A (ja) | 1986-04-09 | 1986-04-09 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271386A JPS62237812A (ja) | 1986-04-09 | 1986-04-09 | アナログ・デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62237812A true JPS62237812A (ja) | 1987-10-17 |
Family
ID=13782049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271386A Pending JPS62237812A (ja) | 1986-04-09 | 1986-04-09 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62237812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340053B1 (ko) * | 1998-12-24 | 2002-07-18 | 박종섭 | 아날로그-디지털변환시변환시간을최적화하기위한디지털-아날로그변환장치 |
-
1986
- 1986-04-09 JP JP8271386A patent/JPS62237812A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340053B1 (ko) * | 1998-12-24 | 2002-07-18 | 박종섭 | 아날로그-디지털변환시변환시간을최적화하기위한디지털-아날로그변환장치 |
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