KR0172206B1 - D/a 변환 회로 - Google Patents

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KR0172206B1
KR0172206B1 KR1019950010279A KR19950010279A KR0172206B1 KR 0172206 B1 KR0172206 B1 KR 0172206B1 KR 1019950010279 A KR1019950010279 A KR 1019950010279A KR 19950010279 A KR19950010279 A KR 19950010279A KR 0172206 B1 KR0172206 B1 KR 0172206B1
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사또 후미오
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Abstract

세틀링 시간의 단축을 도모하고, 축자 비교형 A/D변화기에 포함된 경우에 A/D변환의 고속화가 실현 가능한 D/A변환 회로이다.
복수의 기준 전압을 발생하는 직렬 접속된 복수개의 저항 R1과, 각 저항 R1의 양단간의 전위차를 분할하는 복수개의 저항 R2로 이루어진 복수의 직렬 회로와, 신호선 L1~L32와, 상위 자릿수의 디자탈 신호를 기초로 하여 제1기간에는 복수의 기준 전압 중 하나를 선택해서 신호선 L1에 공급하고, 제1기간이 종료한 후의 제2기간에는 상기 복수의 직렬 회로 중 하나에서 발생되는 복수의 참조 전압을 동시에 선택하여 신호선 L2~L32에 공급하기 위한 상위 디코더(31)과, 제1기간에는 신호선 L1의 전압을 아날로그 신호 출력단에 공급하고, 제2기간에는 신호선 L2~L32의 선압을 하위 자릿수의 디자탈 신호를 기초로 하여 선택해서 아날로그 신호 출력단에 공급하기 위한 하위 디코더(32)로 구성되어 있다.

Description

D/A변환 회로
제1도는 본 발명의 실시예 1에 관한 저항 분압형 D/A변환 회로의 회로도.
제2도는 제1도의 실시예 회로의 일부 회로도.
제3도는 제2도의 회로의 타이밍차트를 도시한 도면.
제4도는 본 발명의 실시예 2에 관한 저항 분압형 D/A변환 회로의 회로도.
제5도는 축차 비교형 A/D변환기의 블록도.
제6도는 종래의 저항 분압형 D/A변환 회로의 회로도.
제7도는 제6도의 D/A변환 회로에 있어서의 참조 전압치의 변화를 도시한 도면.
제8도는 제6도의 D/A변환 회로에 있어서의 참조 전압치의 변환 상태의 일예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
31,41 : 상위 디코더 32,42 : 하위 디코더
33i : 부분 디코더
SU,SD1~SD32,SH1~SH32,S1~S32,U1~U32 : 스위치
R1,R2 : 저항 L1~L32 : 신호선
본 발명은 디지탈 신호에 따른 다날로그 신호를 발생하는 D/A변환 회로에 관한 것으로, 특히 축차 비교형 A/D변환기에 이용되는 D/A변환회로에 관한 것이다.
아날로그 신호를 디지탈 신호로 변환시키는 A/D변환기로서 각종 방식이 알려져 있고, 제5도는 이중의 축차 비교형 A/D변환기의 블록 구성을 도시하고 있다.
축차 비교형 A/D변환기에서는 저항 분압형 D/A변환 회로(저항 분압형 DAC;11)에서 참조 전압이 발생되고, 비교기(COMP;12)에서 아날로그 신호와 비교된다. 비교기(12)에 있어서의 비교 결과는 로직 회로(13)에 공급되고, 여기서 상기 D/A변환 회로(11)을 제어하기 위한 제어 신호가 발생된다. 이 제어 신호를 받은 D/A변환 회로(11)에서는 이전과는 다른 값의 참조 전압이 발생되고, 다시 비교기(12)에 공급된다. 이와 같이 비교기(12)에 있어서의 전회의 비교 결과에 따라 D/A변환 회로(11)에서 새로운 참조 전압이 발생되고, 그 때마다 비교기(12)에서 아날로그 신호와의 비교가 행해지며, 비교 정밀도의 범위내에서 아날로그 신호와 참조 전압과의 값이 일치하면 로직 회로(13)으로부터 아날로그 신호에 대응하는 디지탈 신호가 출력된다.
제6도는 상기 축차 비교형 A/D변환기에 사용되는 구성을 도시하고 있다.
본 예는 상기 로직 회로(13)에서 발생되는 제어 신호가 10비트의 디지탈 신호인 경우로서, 이중 상위 5비트의 디지탈 신호는 상위 디코더(21)에 하위 5비트의 디지탈신호는 하위 디코더(22)에 각각 공급된다. 또, 일정 전압 VREF의 노드와 아날로그 그라운드 AGND의 노드와의 사이에는 복수의 기준 전압을 얻기 위해 복수개의 저항R1이 직렬로 접속되어 있다. 상기 D/A변환 회로에는 210개의 저항 R2가 설치되어 있고, 이들 저항은 25개(32개)마다 25개의 저항 섹션으로 분할되어 있다. 각 저항 섹션 내에 설치된 25개의 저항 R2는 상기 각 저항 R1의 양단간에 발생하는 전위차를 분할하기 위해 각 저항 R1의 양단간에 직렬 접속되어 있다. 또, 각 저항 섹션내에는 복수개의 스위치 SU가 각각 설치되어 있다. 각 저항 섹션 내에서 상기 복수개의 스위치 SU가 각각 설치되어 있다. 각 저항 섹션 내에서 상기 복수개의 스위치 SU는 각각 25개의 저항 R2에 의해 형성되는 32개의 값을 갖는 전압을 선택하도록 상위 디코더(21)의 디코드 출력으로 도통 제어된다. 이 때, 이들 스위치 SU는 저항 섹션 단위로 동시에 도통 상태가 되도록 제어되고, 어느 하나의 저항 섹션 내의 각 스위치 SU를 통해 32개의 전압이 25개의 신호선 L2~L32에 전달된다. 상기 25개의 각 신호선 L2~L32와 참조 전압 출력단과의 사이에는 25개 스위치 SL1~SL32가 접속되어 있고, 이들 스위치 SL1~SL32가 하위 디코더(22)으 디코드 출력에서 선택적으로 도통 제어됨으로써, 32개의 전압 중 하나의 전압이 선택되어 참조 전압 VDAC 로서 출력된다.
제6도에 도시한 바와 같은 D/A변환 회로를 이용한 제5도의 A/D변환기에 있어서, A/D변환이 개시되며, 로직 회로(13)으로부터 출력되는 디지탈 신호는 우선 상위 자릿수(상위 비트)로부터 레벨이 순차 변화해가고, 상위 자릿수의 디지탈 신호의 레벨이 결정딘 후에 하위 자릿수의 레벨이 변화한다. 즉, A/D변환의 개시 직후에는 D/A 변환 회로에서 발생되는 참조 전압 VDAC의 값은 크게 변화된다. 상기와 같이 상위 5비트의 디지탈 신호의 레벨이 T1~T5의 각 변환 기간에서 순차 변화함으로써 참조 전압 VDAC의 값은 제7도에 도시한 바와 같이 1/2·VREF를 초기 값으로서 예를 들면 1/4·VREF, 1/8·VREF, 1/16·VREF, 1/32·VREF와 같이 변화해간다. 이와 같이 상위 비교시에는 참조 전압 VDAC값의 변화가 커지고, 소정의 비교 시간 내에 소정 전압치 까지 정밀도 범위 내에 도달하는 것은 고속 동작시에는 심해진다. 축차 비교형의 경우, D/A변환 회로에서는 모든 비트에 걸쳐 같은 정밀도의 참조 전압이 요구되므로, 값의 변화가 큰 상위측에서 특히 엄격하다.
그런데, 제6도에 도시한 종래의 D/A변환 회로에 있어서 상귀 5비트의 디지탈 신호의 레벨만이 변화하는 상위 비교시에는 상위 디코더(21)의 디코드 신호에 따라 하나의 저항 섹션 내의 25개의 스위치 SU가 동시에 도통 상태로 된다. 이 때문에, 상위 비교시에는 25개의 신호선 L2~L32가 25개의 스위치 SU를 통해 기준 전압의 노드에 병렬로 접속되고, 기준 전압에 의해 충방전된다. 상기 신호선 L2~L32나 상기 각 스위치 SU에는 기생 용량이 존재하고 있고, 기준 전압에 의해 상기 기생용량을 충방전할 필요가 있다. 이에 따라 상기 저항 R1로 구성되는 저항열에 부하가 걸리고, 각 신호선 L2~L32의 전위 설정에 시간이 걸린다. 제8도에 도시한 바와 같이 가장 전압 변화가 커지는 변환 기간 T1에서 T2의 천이시에 전압이 1/2·VREF에서 예를 들면 1/4·VREF로 변화하는 경우를 고려하면, 변환 기간 T2동안에 기준치에 도달하지 않게 되는 사태가 발생한다.
이와 같이 축차 비교형 A/D변환기 내의 D/A변환 회로에서는 상위에서 하위에 걸쳐 일정한 정밀도가 요구되므로, 특히 전압 변화폭이 큰 상위 자릿수의 비교시에 D/A변환 회로의 세틀링 시간이 길어짐으로써, 고속 동작이 달성되지 않는 결점이 있다.
본 발명은 상기와 같은 사정을 고려해서 이루어진 것으로, 그 목적은 세틀링 시간의 단축을 도모할 수 있고, 따라서 축차 비교형 A/D변환기에 포함된 경우에 A/D변환의 고속화를 실현할 수 있는 D/A변환 회로를 제공하는 것이다.
제1발명의 D/A변환 회로는 복수의 기준전압을 발생하는 기준 전압 발생수단과, 각각 상기 복수의 기준 전압중 값이 서로 인접하는 2개의 기준 전압 간의 전위차를 분할하여 복수의 참조 전압을 발생하는 복수의 참조 전압 발생 수단과, 복수의 신호선과, 상위 자릿수의 디지탈 신호를 기초로 하여, 제1기간에는 상기 복수의 기준 전압 중 하나의 전압을 선택하여 상기 복수의 신호선 중 특정한 하나의 신호선에 공급하고, 제1기간이 종료한 후의 제2기간에는 상기 복수의 참조 전압 발생 수단 중 하나의 참조 전압 발생 수단에서 발생되는 복수의 참조 전압을 동시에 선택하여 상기 특정한 신호선을 제외한 상기 복수의 신호선에 공급하는 제1선택공급 수단과, 아날로그 신호 출력단과, 상기 제1기간에는 상기 특정 신호선의 전압을 상기 아날로그 신호 출력단에 공급하고, 상기 제2기간에는 상기 특정 신호선을 제외한 상기 복수의 신호선의 전압을 하위 자릿수의 디지탈 신호를 기초로 하여 선택해서 상기 아날로그 신호 출력단에 공급하는 제2선택 공급 수단을 구비한 것을 특징으로 한다.
제2발명의 D/A변환 회로는 복수의 기준 전압을 발생하는 기준 전압 발생수단과, 각각 상기 복수의 기준 전압 중 값이 서로 인접하는 2개의 기준 전압 간의 전위차를 분할하여 복수의 참조 전압을 발생하는 복수의 참조 전압 발생 수단과, 복수의 신호선과, 아날로그 신호 출력단과, 상위 자릿수의 디지탈 신호를 기초로 하여, 상기 복수의 신호선을 선택하여 상기 아날로그 신호 출력단에 접속 제어하는 접속 제어 수단과, 상기 접속 제어 수단에서 상기 복수의 신호선 중 하나의 신호선이 상기 아날로그 신호 출력단에 접속되어 있는 기간에 상기 복수의 참조 전압 발생 수단 중 하나의 참조 전압 발생 수단에서 발생되는 복수의 참조 전압을 하위 자릿수의 디지탈 신호를 기초로 하여 선택해서 상기 복수의 신호선 중 하나의 신호선에 공급하는 선택 공급 수단을 구비한 것을 특징으로 한다.
제1발명에 따르면, 상위 자릿수의 디지탈 신호를 기초로 하여 복수의 기준 전압 중 하나의 기준 전압을 선택하는 제1기간에서는 특정 신호선에만 기준 전압이 공급되고, 이 신호선의 기준 전압이 아날로그 신호 출력단에 공급된다.
제2발명에 따르면, 상위 자릿수의 디지탈 신호를 기초로 하여 복수의 신호선 중 하나의 신호선이 선택되어 아날로그 신호 출력단에 접속되고, 신호선 하나가 아날로그 신호 출력단에 접속되어 있는 기간에 복수의 참조 전압이 하위 자리수의 디지탈 신호를 기초로 하여 선택되어 이 신호선에 공급된다.
이하, 도면을 참조하여 본 발명을 실시예에 따라 설명한다. 제1도는 상기 제5도에 도시한 바와 같은 축차 비교형 A/D변환기에서 사용되는 저항 분압형 D/A변환 회로의 구성을 도시하고 있다. 또한, 상기 D/A변환 회로의 경우에도 상기 제6도에 도시한 종래 회로와 마찬가지로 상기 로직 회로(13)에서 발생되는 제어 신호가 10비트의 디지탈 신호인 경우이다. 상기 10비트의 디진탈 신호 중 상위 5비트의 디지탈 신호는 상위 디코더(31)에 공급되고, 하위 5비트의 디지탈 신호는 하위 디코더(32)에 각각 공급된다. 상기 상위 디코더(31) 및 하위 디코더(32)는 각각 복수의 부분 디코더로 구성되어 있다. 또, 일정 전압 VREF의 노드와 아날로그 그라운드 AGND의 노드 사이에는 복수의 기준 전압을 얻기 위해 복수개의 저항 R1이 직렬로 접속되어 있다. 또한, 본 실시예 회로의 경우에도, 210개의 저항 R2가 설치되어 있고, 이들 저항은 25개(32개)마다 25개의 저항 섹션으로 분할되어 있다. 그리고 각 저항 섹션 내에 설치된 25개의 저항 R2는 상기 각 저항 R1의 양단간에 발생하는 전위차를 분할하기 위해 각 저항 R1의 양단간에 직렬 접속되어 있다. 또, 종래와 같이 25개의 신호선 L2~L32가 설치되어 있다.
상기 각 저항 섹션 내에는 25-1개의 스위치 SU가 각각 설치되어 있음과 동시에, 각 저항 섹션마다 각 1개의 스위치 SHi(i=1~32)가 각각 설치되어 있다. 상기 각 스위치 SHi는 각 저항 섹션 내에서 각 저항 R1의 양단 중 저전위측의 한단, 즉 25개의 저항 R2에 의해 형성되는 32개의 값을 갖는 전압 중에서 가장 낮은 전압을 얻을 수 있는 노드와 상기 25개의 신호선 L1~L32중 특정 신호선 L1과의 사이에 병렬로 접속되어 있다. 또한, 각 저항 섹션 내에서 상기 25-1개의 스위치 SU는 상기 가장 낮은 전압을 제외한 나머지 31개의 값을 갖는 전압 각 노드와 상기 특정 신호선 L1을 제외한 나머지 각 신호선 L2~L32사이에 접속되어 있다. 상기 25-1개의 스위치 SU 및 32개의 신호선 L1~L32각각과 참조 전압(VDAC)의 출력단 사이에는 25개의 스위치 SD1~SD32가 접속되어 있고, 이들 스위치 SD1~SD32는 상기 하위 디코더(32)의 디코드 출력으로 도통 제어된다. 또한, 상기 각 스위치로서 반도체 스위치 예를 들면 CMOS스위치가 사용되지만, 이 외에도 N 채널 또는 P 채널 MOS 트랜지스터 단독의 반도체 스위치 등이 사용 가능하다.
다음으로, 상기 제1도에 도시한 바와 같은 D/A변환 회로를 이용해서 상기 제5도와 같은 A/D변환기를 구성한 경우의 동작을 설명한다. A/D변환이 개시되면, 상기 로직 회로(13)으로부터 출력되는 디지탈 신호는 상위 자릿수(상위 비트)로 부터 레벨이 순차 변화해간다. 즉, A/D변환의 개시 직후에는 제1도이 D/A변환 회로에서 상위 디코더(31)로부터의 디코드 출력에 의해 스위치 SH1~SH32가 선택적으로 도통 제어되고, 다른 25-1개의 스위치 SU는 비도통 상태로 된다. 이 때, 하위 디코더(32)로부터의 디코드 출력에 의해 스위치 SD1이 선택적으로 도통 제어된다. 이 결과, 저항 R1에 의해 얻어지는 복수의 기준 전압이 스위치 SH1~SH32에 의해 선택되어 신호선 L1에 공급되고, 스위치 SD1을 통해 참조 전압 VDAC로서 출력된다. 여기서, 상위 5비트의 디지탈 신호의 레벨만이 변화하는 상위 비교시에는 상위 디코더(31)의 디코드 신호에 의해 32개의 스위치 SH1~SH32중 어느 하나가 도통되고, 기준 전압은 특정한 하나의 신호선 L1에 접속될 뿐이다. 이 때문에, 종래에 비해 기준 전압에 의해 충방전을 행하는 기생 용량값이 작아지고, 신호선 L1의 전위 설정에 필요한 시간을 단축시킬 수 있다. 즉, 종래에 비해 고속 동작시에 참조 전압 VDAC값의 변화가 큰 상위 비교시에 소정 비교 시간 내에 소정의 전압치 까지 정밀도 범위 내에 도달하게 하는 것이 용이해진다.
상위 5비트의 디지탈 신호의 레벨이 모두 결정된 후에는 상위 디코더(31)로 부터의 디코드 출력에 의해 스위치 SH1~SH32가 모두 비도통 상태가 되도록 제어되고, 레벨이 결정된 상위 5비트의 디지탈 신호에 대응한 어느 하나의 저항 섹션 내의 25-1개의 스위치 SU가 모두 도통 상태가 되도록 제어된다. 이 상태에서 상기 로직 회로(13)으로부터 출력되는 하위 5비트의 디지탈 신호에 따른 하위 디코더(32)의 디코드 출력에 따라 25개의 스위치 SD~SD32중 스위치 SD1을 제외한 나머지 스위치 SD2~SD32가 선택적으로 도통 상태가 되고, 어느 하나의 스위치 SDj(j=2~32)를 통해 저항 R2에 의해 분할된 31개의 전압 중 하나의 전압이 참조 전압 VDAC로서 순차 선택적으로 출력된다.
또한, 상기 비교기(12)로서 정 및 부의 입력단을 갖는 연산 증폭기 및 이 연산 증폭기의 정의 입력단에 각 한단이 접속되고 각각 다른단에 아날로그 신호, 참조 전압이 각각 공급되는 2개의 캐패시터를 갖는 스위치드 캐패시터 방식의 것을 사용한 경우, A/D변환 개시에 앞서 참조 전압이 공급되는 쪽의 캐패시터의 다른 단을 미리 아날로그 신호 레벨로 프리차지해 둠으로써 상위 비교시에 있어서의 세틀링 시간을 더욱 단축시킬 수 있다.
상기와 같이 제1도 중의 상위 디코더(31)은 상기 저항 섹션에 대응한 수의 부분 디코더로 구성되어 있고, 제2도는 이 중 하나의 부분 디코더(33i)와 그에 대응한 저항 섹션을 도시하고 있다. 이들 부분 디코더(33i)에는 상기 로직 회로(13)에서 발생되는 상위 5비트의 디지탈 신호와 2종류의 제어 신호 DAU, DAL이 공급된다.
그리고, 상기 부분 디코더(33i)는 제3도의 타이밍차트에 도시한 바와 같이 제어 신호 DAU가 1레벨, 제어 신호 DAL이 0레벨인 기간에는 디지탈 신호에 따라 스위치 SHi를 선택적으로 도통 제어하는 디코드 출력을 발생하고, 제어 신호 DAU가 0레벨, 제어 신호 DAL이 1레벨인 기간에는 디지탈 신호에 따라 하나의 저항 섹션 내의 스위치 SU 를 동시에 도통 제어하는 디코드 출력을 발생한다.
상기 상기 실시예에 따르면, 고속 동작시에 참조 전압 VDAC값의 변화가 큰 상위 비교시에 소정의 비교 시간 내에 소정의 전압치까지 정밀도 범위 내에 도달하게 하는 것이 용이해지고, 세틀링 시간의 단축을 도모할 수 있으며, 본 실시예의 D/A변환 회로를 이용한 A/D변환기의 고속화가 실현 가능하다.
제4도는 상기 제5도에 도시한 바와 같은 축차 비교형 A/D변환기에서 사용되는 상기 제1도의 실시예와는 다른 저항 분압형 D/A변환 회로의 구성을 도시하고 있다. 도한, 상기 D/A변환 회로의 경우에도 제어 신호로서 10비트의 디지탈 신호가 공급되고, 이중 상위 5비트의 디지탈 신호는 상위 디코더(41)에 공급되며, 하위 5비트의 디지탈 신호는 하위 디코더(42)에 각각 공급한다. 본 실시예의 경우에도 일정 전압VREF의 노드와 아날로그 그라운드 AGND의 노드 사이에는 복수의 기준 전압을 얻기 위해 복수개의 저항 R1이 직렬로 접속되어 있다. 또한, 상기 실시예와 같이 210개의 저항 R2가 설치되어 있고, 이들 저항은 25개(32개)마다 25개의 저항 섹션으로 분할되어 있다. 그리고, 각 저항 섹션 내에 설치된 25개의 저항 R2는 상기 각 저항 R1의 양단간에 발생하는 전위차를 분할하기 위해 각 저항 R1의 양단간에 직렬 접속되어 있다. 또, 25개의 신호선 L2~L32가 설치되어 있다. 상기 각 저항 섹션 내에는 25개의 스위치 Sk(k=1~32)가 각각 설치되어 있다. 이들 25개의 스위치 Sk는 상기 하위 디코더(42)의 디코드 출력에 따라 도통 제어되도록 되어 있다.
또, 상기 25개의 신호선 L2~L32와 참조 전압 출력단과의 사이에는 25개의 스위치 U1~U32가 접속되어 있고, 이들 25개의 스위치 U1~U32는 상기 상위 디코더(41)의 디코드 출력에 따라 도통 제어된다. 또한, 상기 각 스위치로서 반도체 스위치, 예를 들면 CMOS스위치가 사용되지만, 이외에도 N채널 또는 P채널 MOS 트랜지스터 단독의 반도체 스위치 등이 사용 가능하다.
다음으로, 상기 제4도에 도시한 바와 같은 D/A변환 회로를 이용해서 상기 제5도와 같은 A/D변환기를 구성한 경우의 동작을 설명한다. A/D변환이 개시되면, 상기 로직 회로(13)으로부터 출력되는 디지탈 신호는 상위 자릿수로부터 레벨이 순차 변화해간다. 이 때, 하위 5비트의 디지탈 신호는 예를 들면 모두 0레벨이 되도록 설정된다. 즉, A/D변환의 개시 직후에는 제4도의 D/A변환 회로에서 상위 디코더(41)로부터의 디코드 출력에 의해 스위치 U1~U32가 선택적으로 도통 제어된다. 이 때, 하위 디코더(42)로부터의 디코드 출력에 의해 각 저항 섹션에서는 하위 5비트의 디지탈 신호가 모두 0레벨에 대응한 동일한 위치의 하나의 스위치 S1~S32가 선택적으로 도통 상태가 되도록 제어되어 있다. 이 경우, 상위 비교시에는 각 저항 섹션에서 어느 하나의 스위치 S1~S32가 도통되어 있고, 각 신호선 L1~L32는 미리 소정 전압에 프리차지되어 있다. 여기서, 상기 각 신호선 L1~L32에 비해 참조 전압 출력단에 존재하는 기생 용량값은 충분히 작으므로, 스위치 U1~U32를 전환할 때 참조 전압은 단시간에 소정치에 도달한다. 즉, 본 실시예의 경우에도 고속 동작시에 참조 전압 VDAC값의 변화가 큰 상위 비교시에 소정의 비교 시간내에 소정의 전압치까지 정밀도 범위 내에 도달하게 하는 것이 용이해진다.
상위 5비트의 디지탈 신호의 레벨이 모두 결정된 후에는 로직 회로(13)으로부터 출력되는 하위 5비트의 디지탈 신호에 따른 하위 디코더(42)의 디코드 출력에 따라 각 저항 섹션 내의 각각 25개의 스위치 S1~S32중 어느 하나의 스위치가 선택적으로 도통 상태로 되고, 각각 저항 R2에 의해 분할된 전압 중 하나의 전압이 참조 전압 VDAC로서 순차 출력된다.
상기 실시예에 따르면, 고속 동작시에 참조 전압 VDAC값의 변화가 큰 상위 비교시에 소정의 비교 시간 내에 소정의 전압치까지 정밀도 범위 내에 도달하게 하는 것이 용이해지고, 세틀링 시간의 단축을 도모할 수 있으며, 본 실시예의 D/A변환 회로를 이용한 A/D변환기의 고속화가 실현 가능하다.
또한, 본 발명은 상기한 실시예에 한정되는 것이 아니라 각종 변형이 가능한 것은 물론이다. 예를 들면, 상기 각 실시예에서는 입역 제어 신호인 디지탈 신호가 10비트인 경우에 관해 설명했으나, 이에 한정되지 않고 10비트 이상 또는 이하라도 좋고, 디지탈 신호의 비트수에 따라 상기 저항 R1, R2나 각 스위치의 수를 설정할 수 있다. 또, 상기 제1도의 실시예에서는 각 스위치 SHi가 각 저항 R1의 양단 중 저전위측의 한단, 즉 25개의 저항 R2에 의해 형성되는 32개의 값을 갖는 전압 중 가장 낮은 전압이 얻어지는 노드와 신호선 L1사이에 병렬로 접속되는 경우에 관해 설명했으나, 이것은 각 저항 R1의 양단 중 고저 전위측의 한단과 신호선 L1사이에 병렬로 접속하도록 변경해도 된다. 또한, 상기 각 실시예에서는 디코더를 상위와 하위의 2가지로 나누어 아날로그 변환을 상위와 하위의 2단계로 행하는 경우를 설명했으나, 이것은 디코더를 3개 이상으로 나누어 아날로그 변환을 3단계 이상으로 행하는 경우에도 실시할 수 있다. 또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본 원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상 설명한 바와 같이 본 발명에 따르면, 세틀링 시간의 단축을 도모할 수 있고, 따라서 축차 비교형 A/D변환기에 포함된 경우에 A/D변환의 고속화를 실현할 수 있는 D/A변환 회로를 제공할 수 있다.

Claims (3)

  1. 디지탈 아날로그(D/A)변환 회로에 있어서, 복수의 제1기준 전압을 발생시키기 위한 제1기준 전압 발생 회로, 상기 제1기준 전압들 중 인접하는 두 개의 제1기준 전압들간의 전위차를 분할함으로써 형성되는 복수의 제2기준 전압을 발생시키기 위한 복수의 제2기준전압 발생회로, 제1디지탈 입력 신호 그룹의 수신시, 제1기간에는 상기 제1기준 전압들중 하나의 제1기준 전압을 선택하여 복수의 신호선들 중의 특정 신호선에 상기 선택된 제1기준 전압을 공급하고, 상기 제1기간에는 후속하는 제2기간에는 상기 복수의 제2기준 전압 발생 회도들 중 하나의 제2기준 전압 발생 회로에서 발생되는 모든 제2기준 전압들을 선택하여 상기 특정 신호선 이외의 신호선들에 상기 선택된 모든 제2기준 전압들을 각각 공급하기 위한 제1선택 제어 회로, 및 제2디지탈 입력 신호 그룹의 수신신, 상기 제1기간에는 상기 특정 신호선의 전압을 아날로그·출력 단자에 공급하고, 상기 제2기간에는 상기 특정 신호선 이외의 신호선들의 전압들을 상기 아날로그 출력 단자에 공급하기 위한 제2선택 제어 회로를 포함하며, 상기 제1선택 제어 회로는 상기 제1디지탈 입력 신호 그룹, 제1제어 입력 신호 및 제2제어 입력 신호의 수신기, 제1제어 입력 신호가 활성화될 때 제1디코드 출력 신호 그룹을 발생시키고, 상기 제2제어 입력 신호가 활성화 될 때 제2디코드 출력 신호 그룹을 발생시키기 위한 제1디코더, 상기 특정 신호선과 상기 복수의 제1기준 전압이 발생되는 각각의 노드들간에 각각 제공되어, 상기 제1디코더의 상기 제1디코드 출력 신호 그룹에 응답하여 선택적으로 도통되는 복수의 제1스위치 소자, 및 상기 특정 신호선 이외의 상기 각각의 신호선들과 상기 복수의 제2기준 전압이 발생되는 각각의 노드들간에 제공되어, 상기 제1디코더의 상기 제2디코드 출력신호 그룹에 응답하여 선택적으로 도통되는 복수의 제2스위치 소자를 포함하고, 상기 제2선택 제어 회로는 상기 제2디지탈 입력 신호 그룹, 상기 제1제어 입력 신호 및 상기 제2제어 입력 신호의 수신시, 상기 제1제어 입력 신호가 활성화될 때 제1출력 제어 신호를 발생시키고, 상기 제2제어 입력 신호가 활성화될 때 상기 제2디지탈 입력 신호 그룹에 대응하는 제3디코드 출력 신호 그룹을 발생시키기 위한 제2디코더, 상기 특정 신호선과 상기 아날로그 출력 단자간에 접속되어, 상기 제2디코더로부터 발생되는 상기 제1출력 제어 신호에 응답하여 도통되는 제3스위치 소자, 및 상기 특정 신호선 이외의 상기 각각의 신호선들과 상기 아날로그 출력 단자간에 접속되어, 상기 제2디코더에 의해 발생되는 제3디코드 출력 신호 그룹에 응답하여 선택적으로 도통되는 복수의 제4스위치 소자를 포함하는 D/A변환 회로.
  2. 복수의 기준 전압을 발생하는 기준 전압 발생 수단(R1), 각각 상기 복수의 기준 전압 중 값이 서로 인접하는 2개의 기준 전압간의 전위차를 분할하여 복수의 참조 전압을 발생하는 복수의 참조 전압 발생 수단(R2), 복수의 신호선 (L1~L32), 아날로그 신호 출력단(VDAC), 상위 자릿수의 디지탈 신호를 기초로 하여, 상기 복수의 신호선을 선택하여 상기 아날로그 신호 출력단에 접속 제어하는 접속 제어 수단(41,U1~U32), 및 상기 접속 제어 수단에서 상기 복수의 신호선 중 하나의 신호선이 상기 아날로그 신호 출력단에 접속되어 있는 기간에 상기 복수의 참조 전압 발생 수단 중 하나의 참조 전압 발생 수단에서 발생되는 복수의 참조 전압을 하위 자릿수의 디지탈 신호를 기초로 하여 선택하여 상기 복수의 신호선 중 하나의 신호선에 공급하는 선택 공급 수단(42,S1~S32)을 구비한 것을 특징으로 하는 D/A 변환 회로.
  3. 제2항에 있어서, 상기 접속 제어 수단(41,U31~U32)이 상위 자릿수의 디지탈 신호가 공급되는 상위 디코더(41), 및 상기 복수의 신호선과 상기 아날로그 신호 출력단과의 사이에 접속되어 상기 상위 디코더의 디코드 신호를 기초로 하여 선택적으로 도통 제어되는 복수의 제1스위치 수단(U1~U32)으로 구성되고, 상기 선택 공급 수단(42,S1~S32)이 하위 자릿수의 디지탈 신호가 공급되는 하위 디코더(42), 상기 복수의 참조 전압 발생 수단에서 발생되는 복수의 참조 전압의 각 노드와 상기 복수의 신호선중 하나의 신호선과의 사이에 병렬로 접속되어 상기 하위 디코더의 디코드 신호를 기초로 하여 선택적으로 도통 제어되는 복수의 제2스위치 수단(S1~S32)로 구성되는 것을 특징으로 하는 D/A변환 회로.
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