JPS585612B2 - イソウドウキハツシンキ - Google Patents
イソウドウキハツシンキInfo
- Publication number
- JPS585612B2 JPS585612B2 JP50118876A JP11887675A JPS585612B2 JP S585612 B2 JPS585612 B2 JP S585612B2 JP 50118876 A JP50118876 A JP 50118876A JP 11887675 A JP11887675 A JP 11887675A JP S585612 B2 JPS585612 B2 JP S585612B2
- Authority
- JP
- Japan
- Prior art keywords
- clock information
- phase
- input
- signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は入力のクロツク情報に，位相．周波数を合わせ
るべく，発振するところの位相同期発振器（フエイズロ
ツクドループ，以下ＰＬＬと略す）に係り，該，クロツ
ク情報がある程度（実験では１６分の１）欠如しても，
安定に動作する位相比較器をもち，該，クロツク情報よ
り．再生クロツクをつくり出すところのＰＬＬに関する
。
るべく，発振するところの位相同期発振器（フエイズロ
ツクドループ，以下ＰＬＬと略す）に係り，該，クロツ
ク情報がある程度（実験では１６分の１）欠如しても，
安定に動作する位相比較器をもち，該，クロツク情報よ
り．再生クロツクをつくり出すところのＰＬＬに関する
。
伝送要求信号の“０”，“１”を長距離間．安定に．伝
送するために，該信号を変調し伝送することは周知のと
おりである。
送するために，該信号を変調し伝送することは周知のと
おりである。
この変調方式の一種であるところの第１図に示す位相分
割符号方式は，使用周波数帯域が狭い．クロツク情報を
もつ．等の特徴があり．高速の信号伝送に適しているこ
とはよく知られている。
割符号方式は，使用周波数帯域が狭い．クロツク情報を
もつ．等の特徴があり．高速の信号伝送に適しているこ
とはよく知られている。
今ここで，“０”，“１”以外の第３の信号，例えば，
信号伝送の終了信号を第１図に示すごとく、１／２倍の
周波数で変調し，伝送することが考えられる。
信号伝送の終了信号を第１図に示すごとく、１／２倍の
周波数で変調し，伝送することが考えられる。
この場合．第１図，クロツク情報に破線で示すごとく．
クロック情報が欠如するこになる。
クロック情報が欠如するこになる。
このような欠如部分をもつ，クロツク情報から，第１図
に示すごとく安定に同期した再生クロツクを得ることが
要求される。
に示すごとく安定に同期した再生クロツクを得ることが
要求される。
その一手段として．第２図に示すＰＬＬにおいて，欠如
した，クロツク情報を、位相比較器１，により電圧制御
発振器４の出力と比較した時に出るＤＯＷＮ信号（電圧
制御発振器４の発振周波数を落とす制御信号）を微分回
路２を通し，ゲインを落して．ローパスフイルタ３に入
れ、既知の欠如クロツク情報によるＤＯＷＮ信号の影響
を少なくするように，ＰＬＬを構成し．要求の再生クロ
ツクを得ることは既に知られている。
した，クロツク情報を、位相比較器１，により電圧制御
発振器４の出力と比較した時に出るＤＯＷＮ信号（電圧
制御発振器４の発振周波数を落とす制御信号）を微分回
路２を通し，ゲインを落して．ローパスフイルタ３に入
れ、既知の欠如クロツク情報によるＤＯＷＮ信号の影響
を少なくするように，ＰＬＬを構成し．要求の再生クロ
ツクを得ることは既に知られている。
第２図に示す位相比較器１と微分回路２の具体的な従来
例の１つを第３図に示している。
例の１つを第３図に示している。
第３図の各部の動作波形を第４図に示す。
第３図に示すＶＡＲ，ＲＥＦ入力高レベルでフリツプフ
ロツプ５，６をセットし，各各の入力の立下りの位相を
比較し，ＵＰ，ＤＯＷＮ信号を出すものである。
ロツプ５，６をセットし，各各の入力の立下りの位相を
比較し，ＵＰ，ＤＯＷＮ信号を出すものである。
ゲート１０〜１８は位相比較器の内部ゲートをあらわす
。
。
内部の動作の詳細については第６図の実施例の項でのべ
る。
る。
第４図に示すごとく．欠如したクロツク情報（波形Ｂ，
（ＲＥＦ）破線にて示す）の時，波形Ｊ，（ＤＯＷＮ）
に示すごとく，ＤＯＷＮ信号が出るがこれを微分し波形
Ｋとすることにより実際のローパスフィルタへの制御量
を少なくし、欠如クロック情報の影響を少なくすること
ができる。
（ＲＥＦ）破線にて示す）の時，波形Ｊ，（ＤＯＷＮ）
に示すごとく，ＤＯＷＮ信号が出るがこれを微分し波形
Ｋとすることにより実際のローパスフィルタへの制御量
を少なくし、欠如クロック情報の影響を少なくすること
ができる。
しかし．第２図，第３図に示す方式において一担，ＰＬ
Ｌが同期引込をした後でも第５図に示すごとく、乱調を
おこすことがある。
Ｌが同期引込をした後でも第５図に示すごとく、乱調を
おこすことがある。
クロツク情報が欠如しているため．正常に毎回クロツク
情報が入っている時の波形Ａ．波形Ｂの立下りの比較組
合せの相手を欠如したクロツク情報の後．破線欠印で示
すごとく．見誤まることがあり．欠如したクロツクのと
ころ以後でもＤＯＷＮ信号が出て再引込をするべく動作
し．この間再生クロツクは乱れる。
情報が入っている時の波形Ａ．波形Ｂの立下りの比較組
合せの相手を欠如したクロツク情報の後．破線欠印で示
すごとく．見誤まることがあり．欠如したクロツクのと
ころ以後でもＤＯＷＮ信号が出て再引込をするべく動作
し．この間再生クロツクは乱れる。
解決案としては．第２図に示すＲＥＦ，入力（クロツク
情報）に，クロツク情報の欠如を検知し，擬似パルスを
挿入する方法及び微分回路２のパルス巾を狭く調整し，
ＰＬＬ回路をパスコン等で保護する方法等が考えられる
が．第１案は，回路が複雑．欠如パルスの比率が高い時
（実験では３２分の１）同期引込しない。
情報）に，クロツク情報の欠如を検知し，擬似パルスを
挿入する方法及び微分回路２のパルス巾を狭く調整し，
ＰＬＬ回路をパスコン等で保護する方法等が考えられる
が．第１案は，回路が複雑．欠如パルスの比率が高い時
（実験では３２分の１）同期引込しない。
第２案は動作が不安定で耐ノイズ性が悪い等．両案共に
問題がある。
問題がある。
第３案としてクロツク情報の欠如を検出し，その間は，
位相比較をしない．又は，位相補正制御をしない方法が
考えられるが，この方法では、電源入切時に．発振器，
位相比較器の動作が保障される前に，検出し位相比較を
止めるため，引込みが困難である等の問題がある。
位相比較をしない．又は，位相補正制御をしない方法が
考えられるが，この方法では、電源入切時に．発振器，
位相比較器の動作が保障される前に，検出し位相比較を
止めるため，引込みが困難である等の問題がある。
本発明の目的とするところは上記した従来技術の欠点を
なくシ．クロツク情報がある程度（１６分の１程度）欠
如しても．該クロック情報に．位相，周波数を合わせる
べく，安定に動作する位相比較器をもち，該クロツク情
報より．再生クロツクをつくり出すところの位相同期発
振器を提供することにある。
なくシ．クロツク情報がある程度（１６分の１程度）欠
如しても．該クロック情報に．位相，周波数を合わせる
べく，安定に動作する位相比較器をもち，該クロツク情
報より．再生クロツクをつくり出すところの位相同期発
振器を提供することにある。
本発明の特徴とするところは，クロツク情報の欠如を，
検知（例えばリトリガブルワンショットを使う）した時
．位相比較器を初期状態にし，クロック情報の欠如によ
るその後の位相比較相手を見誤ることのないようにし，
ある程度（１６分の１程度）クロツク情報が欠如しても
再生クロツクを安定につくり出すことができるようにし
ていることである。
検知（例えばリトリガブルワンショットを使う）した時
．位相比較器を初期状態にし，クロック情報の欠如によ
るその後の位相比較相手を見誤ることのないようにし，
ある程度（１６分の１程度）クロツク情報が欠如しても
再生クロツクを安定につくり出すことができるようにし
ていることである。
本発明になるところのＰＬＬの位相比較器部分を第６図
に及び，その各部の動作波形を第７図に示す。
に及び，その各部の動作波形を第７図に示す。
第６図に示す位相比較器はＶＡＲ入力（第７図波形Ａ）
とＲＥＦ入力（第７図波形Ｂ）との両入力信号の立下り
の時点の前後関係により，位相の進み或いは遅れを検出
するものである。
とＲＥＦ入力（第７図波形Ｂ）との両入力信号の立下り
の時点の前後関係により，位相の進み或いは遅れを検出
するものである。
ここで，第６図に示すＡ〜Ｈ，Ｊ，Ｌ，Ｍ各点の動作波
形は第７図に同記号を付した動作波形に対応する。
形は第７図に同記号を付した動作波形に対応する。
第７図に於て．波形Ａ（ＶＡＲ）の高レベル，低レベル
の周期に対応し７ａ〜７ｅの記号を付す。
の周期に対応し７ａ〜７ｅの記号を付す。
以下．本発明になるところの位相比較器の動作を説明す
る。
る。
７ａの周期に先立ちＲＥＦ入力Ｂが高レベルの時ゲート
１０の出力は低レベルとなり，ゲート１２，１３からな
るフリツプフロツプ６をセットし．信号Ｅは高レベルと
なる。
１０の出力は低レベルとなり，ゲート１２，１３からな
るフリツプフロツプ６をセットし．信号Ｅは高レベルと
なる。
周期７ａのＶＡＲ入力Ａが高レベルになるとゲート１１
の出力Ｄは低レベルとなり，ゲート１４，１５からなる
フリツプフロツプ５はセットされ信号Ｆは高レベルとな
る。
の出力Ｄは低レベルとなり，ゲート１４，１５からなる
フリツプフロツプ５はセットされ信号Ｆは高レベルとな
る。
次にＶＡＲ入力Ａが低レベルとなるとゲート１１の出力
Ｄが高レベルとなりゲート１８の入力が全て高レベルで
ある為．信号Ｊ（ＤＯＷＮ信号）低レベルとして発振器
をＤＯＷＮ制御しようとする。
Ｄが高レベルとなりゲート１８の入力が全て高レベルで
ある為．信号Ｊ（ＤＯＷＮ信号）低レベルとして発振器
をＤＯＷＮ制御しようとする。
一方．周期７ａに於てはＲＥＦ入力Ｂもほぼ同時刻に低
レベルとなり．ゲート１０の出力Ｃが高レベルとなって
ゲート１７の入力が全て高レベルとなることから信号Ｈ
（ＵＰ信号）を低レベルとし発振器をＵＰ制御しようと
する。
レベルとなり．ゲート１０の出力Ｃが高レベルとなって
ゲート１７の入力が全て高レベルとなることから信号Ｈ
（ＵＰ信号）を低レベルとし発振器をＵＰ制御しようと
する。
この状態に於てゲート１６の入力条件も全て高レベルと
なるから信号Ｇが低レベルとなり先の信号Ｈ，Ｊを高レ
ベルとし制御信号の出力を停止させ，かつ．フリツプフ
ロツプ５，６をリセットする。
なるから信号Ｇが低レベルとなり先の信号Ｈ，Ｊを高レ
ベルとし制御信号の出力を停止させ，かつ．フリツプフ
ロツプ５，６をリセットする。
これにより位相比較器を位相比較初期状態に戻す。
以上の動作はＶＡＲ入力ＡとＲＥＦ入力Ｂの波形の立下
り時点での位相を比較していることを示し，周期７ａに
於ては該２つの入力の立下りの時間が同時刻であり位相
差が無い為．発振器に対するＵＰ，ＤＯＷＮ信号とも第
７図に示すごとく，ひげ状の信号しか出力されない（発
振器を制御しない）ことを表わしている。
り時点での位相を比較していることを示し，周期７ａに
於ては該２つの入力の立下りの時間が同時刻であり位相
差が無い為．発振器に対するＵＰ，ＤＯＷＮ信号とも第
７図に示すごとく，ひげ状の信号しか出力されない（発
振器を制御しない）ことを表わしている。
又．ここでリトリガブルワンショット７はＲＥＦ入力Ｂ
を入力とし，その立下りでトリガされ，リトリガブルワ
ンショット７の時間幅は１ビット周期の１．５倍の長さ
に設定される。
を入力とし，その立下りでトリガされ，リトリガブルワ
ンショット７の時間幅は１ビット周期の１．５倍の長さ
に設定される。
ＰＥＦ入力Ｂの立下り変化が設定した時間以上発生しな
い場合、リトリガブルワンショット７の出力は高レベル
となり微分回路８は動作する。
い場合、リトリガブルワンショット７の出力は高レベル
となり微分回路８は動作する。
７ａの期間はＲＥＦ入力Ｂの立下り変化があるため微分
回路８は動作しない。
回路８は動作しない。
周期７ｂに於ては７ａと同様にＶＡＲ入力Ａによりゲー
ト１１，フリツプフロツプ５が動作する。
ト１１，フリツプフロツプ５が動作する。
第７図周期７ｂに示す期間はＲＥＦ入力Ｂの立下り変化
が発生しない場合、即ち，ＲＥＦ入力Ｂに波線で示すク
ロツク情報が欠如した時の動作について表してある。
が発生しない場合、即ち，ＲＥＦ入力Ｂに波線で示すク
ロツク情報が欠如した時の動作について表してある。
周期７ａと同じく周期７ｂのＶＡＲ入力Ａが低レベルの
期間はゲート１１の出力が高レベルとなりゲート１８の
入力は全て高レベルとなってＤＯＷＮ信号Ｊを出力する
。
期間はゲート１１の出力が高レベルとなりゲート１８の
入力は全て高レベルとなってＤＯＷＮ信号Ｊを出力する
。
この時もＲＥＦ入力Ｂは高レベルであり，ゲート１０の
出力は低レベルであるためゲート１６の出力Ｇは高レベ
ルのままでフリッフリロツプ５，６をリセットしない。
出力は低レベルであるためゲート１６の出力Ｇは高レベ
ルのままでフリッフリロツプ５，６をリセットしない。
この状態においては第７図に示すごとくＤＯＷＮ信号Ｊ
を出す。
を出す。
先に第５図にて説明した様に，従来例に於ては周期内の
ＶＡＲ入力ＡとＲＥＦ入力Ｂの立下りの位相を比較せず
に第５図の波線の矢印で示すごとくクロツク情報の欠如
により比較相手を見誤ることがある。
ＶＡＲ入力ＡとＲＥＦ入力Ｂの立下りの位相を比較せず
に第５図の波線の矢印で示すごとくクロツク情報の欠如
により比較相手を見誤ることがある。
第７図７ｂの期間はＲＥＦ入力Ｂの立下り変化が発生し
ないためリトリガブルワンショット７はクロツク情報の
欠如を検知し．微分回路８を動作させ信号Ｌを出力する
。
ないためリトリガブルワンショット７はクロツク情報の
欠如を検知し．微分回路８を動作させ信号Ｌを出力する
。
信号Ｌはゲート９，１０を介してゲート１３．１４に入
力されフリツプフロツプ５，６をリセットすることによ
り先に周期７ａの場合について説明したのと同様に位相
比較初期状態に戻す。
力されフリツプフロツプ５，６をリセットすることによ
り先に周期７ａの場合について説明したのと同様に位相
比較初期状態に戻す。
位相比較初期状態に戻っている為．周期７ａでの動作と
同じく周期７ｃに於てＶＡＲ信号Ａの高レベルにより．
フリツプフロツプ５を再度セットし位相比較動作を行な
う。
同じく周期７ｃに於てＶＡＲ信号Ａの高レベルにより．
フリツプフロツプ５を再度セットし位相比較動作を行な
う。
周期７ｃの期間には２点鎖線にて示す組合せの位相比較
を行ない．周期７ｄ，７ｅに波線矢印にて示す誤った立
下りの組合せにより位相を比較することはない。
を行ない．周期７ｄ，７ｅに波線矢印にて示す誤った立
下りの組合せにより位相を比較することはない。
以上述べた動作の様にクロック情報の欠如を検知し，位
相比較初期状態に戻すことにより第７図２点鎖線枠内に
示す比較相手を見誤まることなく安定に動作する。
相比較初期状態に戻すことにより第７図２点鎖線枠内に
示す比較相手を見誤まることなく安定に動作する。
このように本発明によれば，クロツク情報がある程度欠
如しても安定な再生クロツクを出力するので，電源の入
切時に安定に同期引込みが可能であり，また耐ノイズ性
が高く．第１図に示すごとき終了信号を送る伝送システ
ムに利用した場合特にその効果は顕著である。
如しても安定な再生クロツクを出力するので，電源の入
切時に安定に同期引込みが可能であり，また耐ノイズ性
が高く．第１図に示すごとき終了信号を送る伝送システ
ムに利用した場合特にその効果は顕著である。
第１図は欠如したクロツク情報をもつ．伝送信号とそれ
からつくり出したい再生クロツクの波形を示す図、第２
図は本発明が適用される一般的な位相同期発振器のブロ
ック構成図を示す図，第３図は第２図の一部具体例回路
図．第４図，第５図は第３図の動作説明用波形図，第６
図は本発明の一具体例回路図，第７図は第６図の動作説
明用波形図である。 符号の説明，１・・・・・・位相比較器，２・・・・・
・微分回路、３・・・・・・ローパスフィルタ．４・・
・・・・電圧制御発振器、５，６・・・・・・フリツプ
フロツプ．７・・・・・・リトリガプルワンショット、
８・・・・・・微分回路。
からつくり出したい再生クロツクの波形を示す図、第２
図は本発明が適用される一般的な位相同期発振器のブロ
ック構成図を示す図，第３図は第２図の一部具体例回路
図．第４図，第５図は第３図の動作説明用波形図，第６
図は本発明の一具体例回路図，第７図は第６図の動作説
明用波形図である。 符号の説明，１・・・・・・位相比較器，２・・・・・
・微分回路、３・・・・・・ローパスフィルタ．４・・
・・・・電圧制御発振器、５，６・・・・・・フリツプ
フロツプ．７・・・・・・リトリガプルワンショット、
８・・・・・・微分回路。
Claims (1)
- １ 位相比較器を用いて，入力信号に含まれるクロツク
情報と電圧制御発振器の出力である再生クロツクの位相
比較をクロツク情報毎に行い，該入力のクロツク情報に
再生クロツクの位相，周波数を合わせるべく電圧制御発
振器を制御する位相同期発振器において，入力のクロツ
ク情報の欠如を検出する検出手段を有し，クロツク情報
の欠如を検出した場合，次のクロック情報との位相比較
を行う間に位相比較器を初期状態にするようにしたこと
を特徴とする位相同期発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50118876A JPS585612B2 (ja) | 1975-10-03 | 1975-10-03 | イソウドウキハツシンキ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50118876A JPS585612B2 (ja) | 1975-10-03 | 1975-10-03 | イソウドウキハツシンキ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5244146A JPS5244146A (en) | 1977-04-06 |
| JPS585612B2 true JPS585612B2 (ja) | 1983-02-01 |
Family
ID=14747294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50118876A Expired JPS585612B2 (ja) | 1975-10-03 | 1975-10-03 | イソウドウキハツシンキ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585612B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214961Y2 (ja) * | 1982-02-18 | 1987-04-16 | ||
| JPH0331202Y2 (ja) * | 1985-05-28 | 1991-07-02 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5521282B2 (ja) * | 2008-05-01 | 2014-06-11 | 富士通株式会社 | 位相比較器、位相同期回路及び位相比較制御方法 |
-
1975
- 1975-10-03 JP JP50118876A patent/JPS585612B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214961Y2 (ja) * | 1982-02-18 | 1987-04-16 | ||
| JPH0331202Y2 (ja) * | 1985-05-28 | 1991-07-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5244146A (en) | 1977-04-06 |
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