JPH0213150A - 復調クロック生成回路 - Google Patents

復調クロック生成回路

Info

Publication number
JPH0213150A
JPH0213150A JP63163425A JP16342588A JPH0213150A JP H0213150 A JPH0213150 A JP H0213150A JP 63163425 A JP63163425 A JP 63163425A JP 16342588 A JP16342588 A JP 16342588A JP H0213150 A JPH0213150 A JP H0213150A
Authority
JP
Japan
Prior art keywords
frequency
signal
output
oscillation
modulated data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63163425A
Other languages
English (en)
Inventor
Yoshinobu Takamura
高村　佳伸
Norimichi Katsumura
勝村　則道
Nobuhiko Osawa
大澤　信彦
Kazuo Watanabe
渡辺　和男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pioneer Video Corp
Pioneer Corp
Original Assignee
Pioneer Video Corp
Pioneer Electronic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pioneer Video Corp, Pioneer Electronic Corp filed Critical Pioneer Video Corp
Priority to JP63163425A priority Critical patent/JPH0213150A/ja
Priority to US07/299,097 priority patent/US4882546A/en
Publication of JPH0213150A publication Critical patent/JPH0213150A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、いわゆるセルフクロックが可能なパイフェー
ズマーク方式等の変調方式により変調されたデータの復
調用のクロックを生成する復調クロック生成回路に関す
る。
背景技術 バイフェーズマーク変調方式によって変調処理して得ら
れる被変調データ信号としてのディジタル・オーディオ
・インターフェース・データ信号を第４図に示す。１サ
ブフレームは、３２のタイムスロットからなっており、
タイムスロット０がら３までは、所定のビットパターン
からなるザブフレーム同期パターンに対応した波形を有
するプリアンプル部である。また、タイムスロット４か
ら３１まではバイフェーズマーク変調方式により変調さ
れたディジタル・オーディオ・データ信号からなるデー
タ部である。各タイムスロットは２つの連続した２進数
からなるシンボルに対応している。各タイムスロットの
１番目のシンボルの状態は、先行するタイムスロットの
２番目のシンボルの状態と常に異なる。また、各タイム
スロットの２番目のシンボルの状態は、各タイムスロッ
トに対応するデータビットの値が“０”であれば、１番
目のシンボルの状態と同一であり、当該データビットの
値が“１″であれば１番目のシンボルの状態と異なった
状態となる。
サブフレーム同期パターンとして第５図（Ａ）乃至同図
（Ｃ）にプリアンプル″Ｂ″　　“Ｍ”Ｗ”の各ザブフ
レーム同期パターンを示すが、サブフレ−ム同期パター
ンはデータ部には発生しないビットパターンからなって
いる。
以上の如きバイフェーズマーク変調方式によって変調処
理されたディジタル・オーディオ・インターフェース・
データ信号は、１タイムスロツトを１周期とする周波数
成分とその１／２の周波数成分とを有している。
次に、バイフェーズマーク変調方式によって変調された
ディジタル・オーディオ・インターフェース・データ信
号の復調用のクロックを生成する従来の復１週クロック
生成回路を第６図に示す。第６図において、被変調デー
タ信号は復調器１及びリファレンス発生器２に供給され
る。リファレンス発生器２は、被変調データ信号を微分
して被変調データ信号の立ち上がり及び立ち下がりエツ
ジにそれぞれ同期した２つのパルスを生成し、得られた
２つのパルスのうちの一方を周期が所定値以上になるよ
うに選択して出力して基串信号を形成する構成となって
いる。このリファレンス発生器２は、例えば第７図（Ａ
）に示す如き被変調データ信号の立ち上がりエツジ及び
立ち下がりエツジにそれぞれ同期した同図（Ｂ）及び同
図（Ｃ）にそれぞれ示す如き２つのパルス列を発生する
微分回路と、これら２つのパルス列の各パルスの立ち下
がりエツジによってトリガされかっ１タイムスロツトよ
り若干短い時間だけ反転する単安定マルチバイブレータ
と、この単安定マルチバイブレータが反転していないと
き２つのパルス列の各パルスを出力して同図（Ｄ）に示
す如き基準信号を形成するゲート回路とで構成すること
ができる。
リファレンス発生器２から出力された基準信号は、Ｐ　
Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）回
路３に供給される。ＰＬＬ回路３において、基準信号は
位相比較器４に供給される。位相比較器４においては基
準信号と分周器５の出力との位相比較がなされ、両信号
間の位相差に応じた位相差信号が生成される。この位相
差信号は、ローパスフィルタ（以下、ＬＰＦと称する）
６を介して電圧制御型発振器（以下、ＶＣＯと称する）
７の制御電圧となる。
このＶＣＯ７の出力は、分周器５に供給されて例えば１
／６に分層される。この分周器５の出力は、位Ｆ目比較
器４に供給されると同時に復調用クロックとして復調器
１に供給され、被変調データ信号の復調処理がなされる
。
以上の構成において、リファレンス発生器２から常時規
定の間波数を有する基準信号が出力されるイつけではな
いので、被変調データ信号の入力開始時の周波数引き込
み過程が第８図に示す如く長時間に亘る場合があった。
第８図において、横軸は時間、縦軸はＶＣＯ７の発振周
波数である。
ＶＣＯ７は、被変調データ信号が入力されずリファレン
ス発生器２から基準信号が出力されないときは、自走周
波数ｆＡで発振する。こののち、ビットが全て“０“の
データを変調処理して得られる被変調データ信号が入力
されると（時刻１＋）、被変調データ信号中の１タイム
スロツトの１／２の周期に対応する周波数の成分のレベ
ルが大になるので、分周器５から出力される復調クロッ
クが１タイムスロツトの１／２の周期に対応する周波数
の成分に同期するような作用が働き、ＶＣＯ７の出力の
周波数が規定の周波数の１／２の周波数ｆＯ／２になっ
て、復調用クロックの周波数が規定の周波数の１／２に
なることがある（時刻ｔ２）。このような場合は、“０
“と“１″とが混在したデータを変調処理して得られる
被変調データ信号が入力され始めると（時刻ｔ３）、被
変調データ信号中の１タイムスロツトを１周期とする周
波数成分のレベルが大になるので、ｖＣ０７の出力の周
波数が規定の周波数ｆＯになり、周波数引き込み過程が
終了する（時刻ｔａ）。
このように、従来の復調クロック生成回路においては周
波数引き込み過程が“０”と“１”とが混在したデータ
を変調処理して得られる被変調データ信号が入力される
まで終了しないため、被変調データ信号の入力開始後長
時間に亘って復調処理が正常になされないという欠点が
あった。
発明の概要 本発明は、上記した点に鑑みてなされたものであって、
被変調データ信号の入力開始後短時間で規定の周波数の
復調用クロックを生成することができる復調クロック生
成回路を提供することを目的とする。
上記目的を達成するために本発明による復調クロック生
成回路においては、被変調データ信号の同期信号部分の
状態変化点間の間隔によって発振出力の周波数に応じた
周波数検出信号を発生し、この周波数検出信号に応じて
発振手段の発振周波数を変化させるようにしている。
周波数検出手段としては、発振出力によって被変調デー
タ信号の状態を順次記憶する記憶手段と、この記憶手段
の記憶内容が被変調データ信号の同期信号部分を所定周
波数以下の信号によって順次記憶したときの状態になっ
たとき周波数エラー検出信号を上記周波数検出信号とし
て発生する信号発生手段とで構成することができる。
実施例 以下、本発明の実施例につき第１図乃至第３図を参照し
て詳細に説明する。
第１図に示す如く、復調器１、リファレンス発生器２及
びＰＬＬ回路３は第６図の回路と同様に接続されている
。しかしながら、本例においては被変調データ信号は、
復調器１及びリファレンス発生器２に供給されると同時
に周波数検出器８に供給される。周波数検出器８にはＰ
ＬＬ回路３におけるＶＣＯ７の出力が供給されている。
周波数検出器８は、被変調データ信号の同期信号部分と
してのプリアンプル部の状態変化点間の間隔に基づいて
ＶＣＯ７の出力の周波数が所定値以下になったとき周波
数エラー検出信号を発生するように構成されている。こ
の周波数検出器８の出力は、位相比較制御器９に供給さ
れる。位相比較制御器９は、例えば周波数エラー検出信
号に応答して所定時間に亘って周波数変更指令信号を出
力するように構成されている。位相比較器４は、例えば
基準信号と分周器５の出力との位相差に応じた位相差信
号を生成すると共に周波数変更指令信号に応じて分周器
５の出力の位相の遅れが比較可能範囲内において最大に
なったときの出力に相当する信号を出力するように構成
されている。
第２図は、周波数検出器８の具体回路例を示す回路図で
あり、被変調データ信号はＤ形フリップフロップ（以下
、Ｄ−ＦＦと称する）１１のＤ入力端子に供給される。
また、ＶＣＯ７の出力は、インバータ１２を経たのちＤ
−ＦＦＩＩ、１３．１４．１５．１６及び１７の各クロ
ック入力端子に供給される。Ｄ−ＦＦＩＩのＱ出力は、
Ｄ−ＦＦ１３のＤ入力端子及び排他的論理和（以下、Ｅ
ｘＯＲと称する）ゲート１８の一方の入力端子に供給さ
れる。Ｄ−ＦＦ１３のＱ出力は、Ｄ−ＦＦ１４のＤ入力
端子、ＥｘＯＲゲート１８の他方の入力端子及びＥｘＯ
Ｒゲート１９の一方の入力端子に供給される。Ｄ−ＦＦ
１４のＱ出力は、Ｄ−ＦＦ１５のＤ入力端子、ＥｘＯＲ
ゲート１９の他方の入力端子及びＥｘＯＲゲート２０の
一方の入力端子に供給される。Ｄ−ＦＦ１５のＱ出力は
、Ｄ−ＦＦ１６のＤ入力端子、ＥｘＯＲゲート２０の他
方の入力端子及びＥｘＯＲゲート２１の一方の入力端子
に供給される。Ｄ−ＦＦ１６のＱ出力は、ＥｘＯＲゲー
ト２１の他方の入力端子に供給される。
ＥｘＯＲゲート１８の出力は、否定論理積（以下、ＮＡ
ＮＤと称する）ゲート２２及び否定論理和（以下、ＮＯ
Ｒと称する）ゲート２３の一方の入力端子に供給される
。ＥｘＯＲゲート１９の出力は、ＮＡＮＤゲート２２及
びＮＯＲゲート２Ｂの他方の入力端子に供給される。Ｅ
ｘＯＲゲート２０の出力は、ＮＯＲゲート２４及びＮＡ
ＮＤゲート２５の一方の入力端子に供給される。また、
ＥｘＯＲゲート２１の出力は、ＮＯＲＯＲゲルト２びＮ
ＡＮＤゲート２５の他方の入力端子に供給される。
ＮＡＮＤゲート２２及びＮＯＲゲート２３の出力は、論
理和（以下、ＯＲと称する）ゲルト２６を経てＮＡＮＤ
ゲート２７の一方の入力端子に供給される。また、ＮＯ
Ｒゲート２４及びＮＡＮＤゲート２５の出力は、ＯＲゲ
ート２８を経てＮＡＮＤゲート２７の他方の入力端子に
供給される。
ＮＡＮＤゲート２７の出力は、Ｄ−ＦＦ１７のＤ入力端
子に供給される。Ｄ　−Ｆ　Ｆ　１７のＱ出力は、周波
数エラー検出信号として出力される。
以上の構成において、ＮＡＮＤゲート２２及びＮＯＲゲ
ート２４の出力がＪ（に低レベルのとき又はＮＯＲケー
ト２３及びＮＡＮＤゲート２５の出力か共に低ｌノベル
のときにＤ−ＦＦ１７のＤ入力か高レベルとなってり、
−ＦＦ１７がセット状態となり、周波数エラー検出信号
が出力される。ＮＡＮＤゲート２２及びＮＯＲゲート２
４の出力が共に低レベルになるのはＤ−ＦＦＩＩ及び１
３が互いに異なる状態になると共にＤ−ＦＦ１３及び１
４も互いに異なる状態になり、かつＤ　−Ｆ　Ｆ　１．
４〜１６が同一の状態にならながったときである。
また、ＮＯＲゲート２３及びＮＡＮＤゲート２５の出力
が共に低レベルになるのは、Ｄ−ＦＦ　１１〜１４が同
一の状態でなく、Ｄ−ＦＦ１４及び１５が互いに異なる
状態になりがっＤ−ＦＦ　１５及び１６も互いに異なる
状態になったときである、このような状態になるのは、
例えば被変調データ信号が１タイムスロツトの１／２の
期間に亘って高レベルとなり、この高レベルとなる期間
の直前又は直後の１タイムスロツトに相当する期間に亘
って低レベルとなり、かっｖｃｏ７の出力の周波数が規
定の周波数の１／２以下になったときである。ここで、
プリアンプル部の同期パターンとしては、第５図に示す
如く　“Ｂ”　　　’Ｍ’　　　“Ｗ“の３種類のパタ
ーンが存在し、］タイムスロットの１／２のパルス幅を
有する部分の前方又は後方には１タイムスロツト以上に
亘って変化しない部分が存在するので、これらプリアン
プル“Ｂ”′Ｍ″　　′Ｗ″のうちのいずれかに対応す
る部分が人力されたとき、ＶＣＯ７の出力の周波数が規
定の同期周波数の１／２以下のとき周波数エラ検出信号
が出力される。そうすると、この周波数エラー検出信号
に応答して位相比較制御器９から周波数変更指令信号が
所定時間に亘って出力され、位相比較器４から分周；；
に５出力の位相遅れが比較可能範囲内において最大にな
ったときの出力に相当する信号が出力され、ＶＣＯ７の
発振周波数が高くなるように制御される。尚、周波数エ
ラー検出信号は、ＶＣＯ７の出力の周波数が規定の同期
周波数の２／３以下のときでも出力される場合がある。
従って、第３図に示す如く、被変調データ信号が入力さ
れないことによりＶＣＯ７が自走周波数ｆＡで発振して
いるときにビットが全て“０”のデータを変調処理【２
て得られる被変調データ信号が入力され始めたとき（時
刻ｔ１）、被変調データ信号中の１タイムスロツトの２
分の１の周期に対応する周波数の成分のレベルが大にな
るので、ＶＣＯ７の発振周波数は、規定の周波数の２分
の１の周波数ｆｏ／２に近付いていく場合が生じる。
このような場合、入力被変調データ信号中のプリアンプ
ル“Ｂ”Ｍ″　　“Ｗ”のうちのいずれがか入力された
とき、周波数エラー検出信号が出力され（時刻ｔ５）、
所定時間に亘って周波数変更指令信号が位相比較器４に
供給される。そうすると、所定時間に亘ってＶＣＯ７の
発振周波数が上昇したのち（時刻ｔｓ）、ＰＬＬＭ路３
の作用によって分周器５の出力が１タイムスロツトを１
周期とする周波数と同一の周波数の成分と位相が一致す
るようにＶＣＯ７の発振周波数の値が制御される（時刻
ｔ７）。従って、“Ｏ″と“１″とが混在したデータを
変調処理して得られる被変調・データ信号が入力される
前に規定の周波数の復調用クロックが生成されることと
なり、短時間で規定の周波数の復調用クロックが生成さ
れるのである。
発明の効果 以上詳述した如く本発明による復調クロック生成回路は
、被変調データ信号の同期信号部分の状態変化点間の間
隔によって発振出力の周波数に応じた周波数検出信号を
発生し、この周波数検出信号に応じて発振手段の発振周
波数を変化させる構成となっているので、被変調データ
信号に含まれるデータの値に無関係に規定の周波数の復
調用クロックを生成することができることとなり、短時
間で規定の復調用クロックを生成することができるので
ある。また、被変調データ信号の同期信号部分の状態変
化点間の間隔によって発振出力の周波数に応じた周波数
検出信号を発生するので、時間基準信号を別途設ける必
要がないのである。
また、周波数検出手段としては、発振出力によって被変
調データ信号の状態を順次記憶する記憶手段と、この記
憶手段の記憶内容が被変調データ信号の同期信号部分を
所定周波数以下の信号によって順次記憶したときの状態
になったとき周波数エラー検出信号を上記周波数検出信
号として発生する信号発生手段とで構成することにより
、論理回路のみによって周波数検出を行なうことができ
、温度変動等による特性変化が生じず、安定した動作が
得られる。
【図面の簡単な説明】
第１図は、本発明の一実施例を示すブロック図、第２図
は、周波数検出回路８の具体的な構成を示す回路図、第
３図は、第１図の回路の動作を示す図、第４図は、バイ
フェーズマーク変調方式によって変調処理されたディジ
タル・オーディオ・インターフェース・データ信号を示
す波形図、第５図は、サブフレーム同期パターンを示す
図、第６図は、従来の復調クロック生成回路を示すブロ
ック図、第７図は、リファレンス発生器２の動作を示す
波形図、第８図は、第６図の回路の動作を示す図である
。 主要部分の符号の説明 ２・・・・・・リファレンス発生器 ３・・・・・・ＰＬＬ回路 ８・・・・・・周波数検出器 ９・・・・・・位相比較制御器

Claims (2)

    【特許請求の範囲】
  1. （１）ディジタルデータを変調処理したのち所定の波形
    を有する同期信号を付加して得られる被変調データ信号
    の状態変化点に同期した基準信号を生成する基準信号生
    成手段と、制御信号のレベルに応じた周波数で発振する
    発振手段と、前記発振手段の発振出力と前記基準信号と
    の位相差に応じた位相差信号を生成する位相差信号生成
    手段とを有し、前記位相差信号を前記制御信号として前
    記発振手段に供給して得られる発振出力を復調用クロッ
    クとして出力する復調クロック生成回路であって、前記
    被変調データ信号の同期信号部分の状態変化点間の間隔
    によって前記発振出力の周波数に応じた周波数検出信号
    を発生する周波数検出手段と、前記周波数検出信号に応
    じて前記発振手段の発振周波数を変化させる周波数変更
    手段とを備えたことを特徴とする復調クロック生成回路
    。
  2. （２）前記周波数検出手段は、前記発振出力によって前
    記被変調データ信号の状態を順次記憶する記憶手段と、
    前記記憶手段の記憶内容が前記被変調データ信号の同期
    信号部分を所定周波数以下の信号によって順次記憶した
    ときの状態になったとき周波数エラー検出信号を前記周
    波数検出信号として発生する信号発生手段とからなるこ
    とを特徴とする請求項１記載の復調クロック生成回路。
JP63163425A 1988-06-30 1988-06-30 復調クロック生成回路 Pending JPH0213150A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP63163425A JPH0213150A (ja) 1988-06-30 1988-06-30 復調クロック生成回路
US07/299,097 US4882546A (en) 1988-06-30 1989-01-19 Demodulation clock generator circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63163425A JPH0213150A (ja) 1988-06-30 1988-06-30 復調クロック生成回路

Publications (1)

Publication Number Publication Date
JPH0213150A true JPH0213150A (ja) 1990-01-17

Family

ID=15773658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63163425A Pending JPH0213150A (ja) 1988-06-30 1988-06-30 復調クロック生成回路

Country Status (2)

Country Link
US (1) US4882546A (ja)
JP (1) JPH0213150A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3340558B2 (ja) * 1994-06-14 2002-11-05 松下電器産業株式会社 信号検出装置およびそれを用いたクロック再生装置
US5627805A (en) * 1995-11-15 1997-05-06 Zen Research N.V. Methods and apparatus for high speed optical storage device
US5793549A (en) * 1995-11-15 1998-08-11 Zen Research N.V. Methods and apparatus for synchronizing read out of data from multiple tracks of an optical storage device
US5907526A (en) * 1995-11-15 1999-05-25 Zen Research N.V. Methods and apparatus for simultaneously reading multiple tracks of an optical storage medium
DE69724631D1 (de) * 1997-12-04 2003-10-09 St Microelectronics Srl Dekodierung eines biphasen modulierten Bitstroms und selbstsynchronisierender Frequenzteiler mit nicht-ganzzahligen Verhältnis
US6137763A (en) * 1998-09-24 2000-10-24 Zen Research N.V. Method and apparatus for buffering data in a multi-beam optical disk reader
TWI267827B (en) * 2003-08-28 2006-12-01 Mediatek Inc Detector for detecting information carried by a signal having a sawtooth-like shape
JP6044269B2 (ja) * 2011-11-04 2016-12-14 ヤマハ株式会社 自励発振型ｄ級アンプおよび自励発振型ｄ級アンプの自励発振周波数制御方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63864A (ja) * 1986-06-19 1988-01-05 Sony Corp クロツク再生回路
JPS63121339A (ja) * 1986-11-11 1988-05-25 Matsushita Electric Ind Co Ltd ビット同期装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878334A (en) * 1974-04-10 1975-04-15 Gen Dynamics Corp Data synchronizing systems
JPS55132164A (en) * 1979-03-30 1980-10-14 Nec Corp Carrier regenerating circuit for psk demodulator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63864A (ja) * 1986-06-19 1988-01-05 Sony Corp クロツク再生回路
JPS63121339A (ja) * 1986-11-11 1988-05-25 Matsushita Electric Ind Co Ltd ビット同期装置

Also Published As

Publication number Publication date
US4882546A (en) 1989-11-21

Similar Documents

Publication Publication Date Title
EP0074793B1 (en) Phase-locked loop circuit
US6741668B1 (en) Clock recovery circuit and phase detecting method therefor
US4215430A (en) Fast synchronization circuit for phase locked looped decoder
US4535306A (en) Phase-locked loop detecting circuit
EP0663744B1 (en) Signal processing device having PLL circuits
JPS5941338B2 (ja) クロツクパルス再生回路
US4661965A (en) Timing recovery circuit for manchester coded data
US4663769A (en) Clock acquisition indicator circuit for NRZ data
KR950008461B1 (ko) Nrz 데이터 비트 동기 장치
JPH0213150A (ja) 復調クロック生成回路
US4831338A (en) Synchronizing clock signal generator
US6853223B2 (en) Phase comparator and clock recovery circuit
US4686482A (en) Clock signal arrangement for regenerating a clock signal
US7109806B2 (en) Device and method for detecting phase difference and PLL using the same
US4847874A (en) Clock recovery system for digital data
JP3553753B2 (ja) パルス信号復調用ｐｌｌ装置
JP2811994B2 (ja) 位相同期回路
JP2014225741A (ja) 位相比較回路とクロックデータリカバリ回路
JP3039526B2 (ja) Ｐｌｌ回路
JPH04260239A (ja) タイミング抽出回路
JP2006211143A (ja) クロック及びデータ再生回路
JP2560113B2 (ja) データ復調回路
KR950009408B1 (ko) 불안정한 전압제어 발진기(vco)를 사용할 수 있는 고속비트 동기 장치
KR940000942B1 (ko) 비트동기회로
JPS61265934A (ja) ビツト同期回路