JPS63121339A - ビット同期装置 - Google Patents
ビット同期装置Info
- Publication number
- JPS63121339A JPS63121339A JP61268006A JP26800686A JPS63121339A JP S63121339 A JPS63121339 A JP S63121339A JP 61268006 A JP61268006 A JP 61268006A JP 26800686 A JP26800686 A JP 26800686A JP S63121339 A JPS63121339 A JP S63121339A
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- JP
- Japan
- Prior art keywords
- circuit
- edge
- counter
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 title claims description 11
- 238000005070 sampling Methods 0.000 claims abstract description 21
- 238000003708 edge detection Methods 0.000 claims abstract description 20
- 238000001514 detection method Methods 0.000 claims abstract description 4
- 238000004364 calculation method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims 1
- 238000004891 communication Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ伝送システムに関するものである。
従来の技術
近年、無線を用いたデータ伝送システムが盛んに開発さ
れている。
れている。
以下、図面を参照しながら上述した従来のデータ伝送シ
ステムに用いられているビット同期の確立を司るＰＬＬ
回路の一例について説明する。第３図は、従来のＰＬＬ
回路のブロック図を示すものである。同図において、２
１は位相比較器、２２は低域フィルタ、２３は電圧制御
発振器、２４は入力信号、２５は出力信号を示す。
ステムに用いられているビット同期の確立を司るＰＬＬ
回路の一例について説明する。第３図は、従来のＰＬＬ
回路のブロック図を示すものである。同図において、２
１は位相比較器、２２は低域フィルタ、２３は電圧制御
発振器、２４は入力信号、２５は出力信号を示す。
以上のように構成された従来のＰＬＬ回路について、以
下その動作を説明する。
下その動作を説明する。
位相比較器２１は、入力信号２４と電圧制御発振器２３
からの出力信号２５間の位相差を常に比較する。
からの出力信号２５間の位相差を常に比較する。
そしてこの位相差によって生じる位相比較器２１の電圧
は低域フィルタ２２で平滑され、電圧制御発振器２３の
制御電圧として働き、電圧制御発振器２３の周波数を一
時的に可変にして出力信号２５の位相を入力信号２４に
一致させる作用、すなわち自動位相制御の役目を果たす
ものである。
は低域フィルタ２２で平滑され、電圧制御発振器２３の
制御電圧として働き、電圧制御発振器２３の周波数を一
時的に可変にして出力信号２５の位相を入力信号２４に
一致させる作用、すなわち自動位相制御の役目を果たす
ものである。
発明が解決しようとする問題点
しかしながら、上記の様にハードウェアで構成した場合
には、システムの規模が大きくなり、携帯用機器に適用
するには不便であるという問題点を有していた。
には、システムの規模が大きくなり、携帯用機器に適用
するには不便であるという問題点を有していた。
本発明は、上記問題点を鑑み、ＰＬＬ回路の機能つまり
ビット同期の確立をマイコンを用いてソフトウェアで実
現することで、端末機器の小型化を提供するものである
。
ビット同期の確立をマイコンを用いてソフトウェアで実
現することで、端末機器の小型化を提供するものである
。
問題点を解決するための手段
上記問題点を解決するために、本発明のビット同期回路
は、送受信で同一周波数を発生するクロック回路と、ク
ロック信号により時間をカウントするカウンタ回路と、
入力波形のエツジを検出してエツジ検出信号を発生させ
るエツジ検出回路と、エツジ検出信号によりカウンタ回
路のカウンタ値をラッチするラッチ回路と、カウンタ値
又は他のデータを格納するメモリ回路と、エツジ検出信
号でランチ回路からメモリ回路にカウンタ値を転送する
転送回路と、メモリ回路のカウンタ値からビット同期の
パターン検出、内部基準エツジの平均誤差、データサン
プリング点を求める演算回路と、演算回路で求めたデー
タサンプリング点（カウンタ値）とカウンタ回路のカウ
ンタ値を比較し、−致した場合にサンプリング信号を発
生させる比較回路という構成を備えたものである。
は、送受信で同一周波数を発生するクロック回路と、ク
ロック信号により時間をカウントするカウンタ回路と、
入力波形のエツジを検出してエツジ検出信号を発生させ
るエツジ検出回路と、エツジ検出信号によりカウンタ回
路のカウンタ値をラッチするラッチ回路と、カウンタ値
又は他のデータを格納するメモリ回路と、エツジ検出信
号でランチ回路からメモリ回路にカウンタ値を転送する
転送回路と、メモリ回路のカウンタ値からビット同期の
パターン検出、内部基準エツジの平均誤差、データサン
プリング点を求める演算回路と、演算回路で求めたデー
タサンプリング点（カウンタ値）とカウンタ回路のカウ
ンタ値を比較し、−致した場合にサンプリング信号を発
生させる比較回路という構成を備えたものである。
作用
本発明は上記した構成によって、ＰＬＬ回路の機能をマ
イコンのソフトウェアで実現できるので、機器の小型化
を実現することができる。
イコンのソフトウェアで実現できるので、機器の小型化
を実現することができる。
実施例
以下、本発明の一実施例であるビット同期回路について
、図面を参照しながら説明する。第１図は、本発明の一
実施例におけるビット同期回路のブロック図である。第
２図は、ビット同期の演算方法を示すものである。第１
図において、１はエツジ検出回路、２はクロック回路、
３はカウンタ回路、４はラッチ回路、５は転送回路、６
はメモリ回路、７は演算回路、８は比較回路、９は入力
信号、１０はエツジ検出信号、１１はサンプリング信号
である。
、図面を参照しながら説明する。第１図は、本発明の一
実施例におけるビット同期回路のブロック図である。第
２図は、ビット同期の演算方法を示すものである。第１
図において、１はエツジ検出回路、２はクロック回路、
３はカウンタ回路、４はラッチ回路、５は転送回路、６
はメモリ回路、７は演算回路、８は比較回路、９は入力
信号、１０はエツジ検出信号、１１はサンプリング信号
である。
以上のように構成されたビット同期回路について、以下
、第１図及び第２図を用いてその動作を説明する。
、第１図及び第２図を用いてその動作を説明する。
まず本実施例において、送信側の機器はデータを送信す
るまえにあらかじめ決められたパルス幅のビット同期パ
ターンを送出するものとする。しかし、伝送系において
様々な雑音の影響をうけ、ジッタが現れる。（第２図入
力波形ａ）クロック回路２は送受信で同一周波数を発生
させ、カウンタ回路ではこの信号によりカウントを行う
。
るまえにあらかじめ決められたパルス幅のビット同期パ
ターンを送出するものとする。しかし、伝送系において
様々な雑音の影響をうけ、ジッタが現れる。（第２図入
力波形ａ）クロック回路２は送受信で同一周波数を発生
させ、カウンタ回路ではこの信号によりカウントを行う
。
エツジ検出回路ｌは入力信号９にエツジを検出するとエ
ツジ検出信号１０を発生させる。このエツジ検出信号１
０を受信すると、ラッチ回路４はカウンタ回路３からの
カウンタ値をエツジデータとしてランチし、転送回路５
はラッチ回路４でラッチされたエツジデータをメモリ回
路６に転送する。
ツジ検出信号１０を発生させる。このエツジ検出信号１
０を受信すると、ラッチ回路４はカウンタ回路３からの
カウンタ値をエツジデータとしてランチし、転送回路５
はラッチ回路４でラッチされたエツジデータをメモリ回
路６に転送する。
また演算回路７ではエツジの数をカウントする。
上述した動作を繰り返し行い、エツジ数があらかじめ決
められた数（ここではａ個とする）になると、演算回路
７は最新エツジデータｔ、−１とａ個前のエツジデータ
ｔ０をメモリ回路６から読み出し、 ＴＰ ＊ （ａ １）−Ｇ＜ ｔａ−＋ ｔ。
められた数（ここではａ個とする）になると、演算回路
７は最新エツジデータｔ、−１とａ個前のエツジデータ
ｔ０をメモリ回路６から読み出し、 ＴＰ ＊ （ａ １）−Ｇ＜ ｔａ−＋ ｔ。
くＴＰ ＊ （ａ−１） ＋Ｇ
Ｔ、：ビット同期のパルス幅
ａ ：サンプルエッジ数
Ｇ ：ビット同期パターン誤差の許容値（周波数誤差の
許容値） という演算を行う（第２図参照）。上式が満たされてい
れば、入力周波数は一致している（周波数同期確立）、
つまりピント同期パターン検出とみなして、エツジ検出
回路ｌの動作を停止させる。
許容値） という演算を行う（第２図参照）。上式が満たされてい
れば、入力周波数は一致している（周波数同期確立）、
つまりピント同期パターン検出とみなして、エツジ検出
回路ｌの動作を停止させる。
もし上式が満たされていなければ、次のエツジのデータ
ｔ、を取り込み、上記の操作を上式を満たすまでを繰り
返す。
ｔ、を取り込み、上記の操作を上式を満たすまでを繰り
返す。
ビット同期パターンを検出すれば、つぎに位相同期を確
立する。
立する。
まずビット同期パターンを検出した時点をｔｌとすると
、最古エツジデータｊ ｎ−（ｍ−１１を仮に基準エツ
ジとし、演算回路７ではこの基準エツジをもとにして、
理想的なビット同期パターンのエツジデータを次式の様
にしてａ個求める（第２図 修正前基準波形ｂ）。
、最古エツジデータｊ ｎ−（ｍ−１１を仮に基準エツ
ジとし、演算回路７ではこの基準エツジをもとにして、
理想的なビット同期パターンのエツジデータを次式の様
にしてａ個求める（第２図 修正前基準波形ｂ）。
ｔ ’ｎ−（ａ４） ＝ ｔ ”、Ｉ−＜＊−＋、＋
ＴＰイ旦し ｔ ”ガー （鳳−鵞＋＝ Ｌｍ−
（暑−１）ｔ′ａ−（ａｌｌ ：理想的なエツジデータ
ｔｈ−＜ａ−＋＞ ：実際の入力エッジデータ次に演
算回路７では、この理想エツジデータ（第２図 修正前
基準波形ｂ）と実際の入力エツジデータ（第２図 入力
波形ａ）の誤差を各エツジについてａ個求めて、下式に
より平均誤差を求める（第２図参照）。
ＴＰイ旦し ｔ ”ガー （鳳−鵞＋＝ Ｌｍ−
（暑−１）ｔ′ａ−（ａｌｌ ：理想的なエツジデータ
ｔｈ−＜ａ−＋＞ ：実際の入力エッジデータ次に演
算回路７では、この理想エツジデータ（第２図 修正前
基準波形ｂ）と実際の入力エツジデータ（第２図 入力
波形ａ）の誤差を各エツジについてａ個求めて、下式に
より平均誤差を求める（第２図参照）。
Δｊ Ｉ ＝ Ｌ ’＋１− （ａ−＋１ ｔ
＋％−（、−５νＴ＝Ｔ＋Δｔ。
＋％−（、−５νＴ＝Ｔ＋Δｔ。
Δｔ −Ｔ／ （ａ −１）
この平均誤差Δｔが、この基準エツジと実際の入力エツ
ジの差であるので、演算回路７では理想的なエツジデー
タ（＋７を平均誤差分Δｔだけ移動して基準エツジとす
る（第２図 修正後基準波形Ｃ）。演算回路７ではこの
内部基準エツジｔ′をもとにして、データサンプリング
点（第２図 サンプリング信号ｄ）を求める。
ジの差であるので、演算回路７では理想的なエツジデー
タ（＋７を平均誤差分Δｔだけ移動して基準エツジとす
る（第２図 修正後基準波形Ｃ）。演算回路７ではこの
内部基準エツジｔ′をもとにして、データサンプリング
点（第２図 サンプリング信号ｄ）を求める。
以下、演算回路７では、次のサンプリング点のカウンタ
値を求め、その値を比較回路８に書き込む。比較回路８
では、このカウンタ値とカウンタ回路３からのカウンタ
値を比較し、一致すればサンプリング信号１１を発生さ
せる。
値を求め、その値を比較回路８に書き込む。比較回路８
では、このカウンタ値とカウンタ回路３からのカウンタ
値を比較し、一致すればサンプリング信号１１を発生さ
せる。
以上のように本実施例は、従来のハードウェアによるＰ
ＬＬ回路のようにサンプリング信号を発生させるだけで
あるが、サンプリング信号により入力データを演算回路
、転送回路に取り込むことにより、データに関して誤り
検出、訂正等を行うことができ、また他の通信制御を行
っているマイコンと一体化することにより一層の小型化
、低価格化が実現できる。
ＬＬ回路のようにサンプリング信号を発生させるだけで
あるが、サンプリング信号により入力データを演算回路
、転送回路に取り込むことにより、データに関して誤り
検出、訂正等を行うことができ、また他の通信制御を行
っているマイコンと一体化することにより一層の小型化
、低価格化が実現できる。
なお本実施例における構成はシングルチップマイコン（
例えばＨＤ６３０１（株式会社日立製作所製））□によ
り１チツプで実現できる。
例えばＨＤ６３０１（株式会社日立製作所製））□によ
り１チツプで実現できる。
発明の効果
以上のように本−実施例によれば、送受信で同一周波数
を発生する内部クロック回路と、クロック信号により時
間をカウントするカウンタ回路と、入力波形のエツジを
検出してエツジ検出信号を発生させるエツジ検出回路と
、エツジ検出信号によリカウンタ回路のカウンタ値をラ
ッチするランチ回路と、カウンタ値又は他のデータを格
納するメモリ回路と、エツジ検出信号でランチ回路から
メモリ回路にカウンタ値を転送する転送回路と、メモリ
回路のカウンタ値からビット同期のパターン検出、内部
基準エツジの平均誤差、データサンプリング点を求める
演算回路と、演算回路で求めたデータサンプリング点（
カウンタ値）とカウンタ回路のカウンタ値を比較して一
致したらサンプリング信号を発生させる比較回路を設け
ることにより、ビット同期機能をマイコンのソフトウェ
アで実現することができ、他の通信制御用のマイコンと
一体化することにより機器の小型化、低価格化を実現す
ることができる。
を発生する内部クロック回路と、クロック信号により時
間をカウントするカウンタ回路と、入力波形のエツジを
検出してエツジ検出信号を発生させるエツジ検出回路と
、エツジ検出信号によリカウンタ回路のカウンタ値をラ
ッチするランチ回路と、カウンタ値又は他のデータを格
納するメモリ回路と、エツジ検出信号でランチ回路から
メモリ回路にカウンタ値を転送する転送回路と、メモリ
回路のカウンタ値からビット同期のパターン検出、内部
基準エツジの平均誤差、データサンプリング点を求める
演算回路と、演算回路で求めたデータサンプリング点（
カウンタ値）とカウンタ回路のカウンタ値を比較して一
致したらサンプリング信号を発生させる比較回路を設け
ることにより、ビット同期機能をマイコンのソフトウェ
アで実現することができ、他の通信制御用のマイコンと
一体化することにより機器の小型化、低価格化を実現す
ることができる。
第１図は、本発明の一実施例におけるビット同期回路の
ブロック図、第２図はビット同期確立の演算方法を説明
する説明図、第３図は従来のＰＬＬ回路のブロック図で
ある。 １・・・・・・エツジ検出回路、２・・・・・・クロッ
ク回路、３・・・・・・カウンタ回路、４・・・・・・
ランチ回路、５・・・・・・転送回路、６・・・・・・
メモリ回路、７・・・・・・演算回路、８・・・・・・
比較回路、９・・・・・・入力信号、１０・・・・・・
エツジ検出信号、１１・・・・・・サンプリング信号。
ブロック図、第２図はビット同期確立の演算方法を説明
する説明図、第３図は従来のＰＬＬ回路のブロック図で
ある。 １・・・・・・エツジ検出回路、２・・・・・・クロッ
ク回路、３・・・・・・カウンタ回路、４・・・・・・
ランチ回路、５・・・・・・転送回路、６・・・・・・
メモリ回路、７・・・・・・演算回路、８・・・・・・
比較回路、９・・・・・・入力信号、１０・・・・・・
エツジ検出信号、１１・・・・・・サンプリング信号。
Claims (1)
- データ伝送システムに必要なビット同期の確立を、送受
信で同一周波数を発生するクロック回路と、前記クロッ
ク信号により時間をカウントするカウンタ回路と、入力
波形のエッジを検出してエッジ検出信号を発生させるエ
ッジ検出回路と、前記エッジ検出信号により前記カウン
タ回路のカウンタ値をラッチするラッチ回路と、前記カ
ウンタ値又は他のデータを格納するメモリ回路と、前記
エッジ検出信号で前記ラッチ回路から前記メモリ回路に
カウンタ値を転送する転送回路と、前記メモリ回路のカ
ウンタ値からビット同期のパターン検出、内部基準エッ
ジの平均誤差、データサンプリング点を求める演算回路
と、前記演算回路で求めたデータサンプリング点（カウ
ンタ値）と前記カウンタ回路のカウンタ値を比較し、一
致した場合サンプリング信号を発生させる比較回路を備
えて、ソフトウェアでビット同期を確立することを特徴
とするデータ伝送システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268006A JPH0748719B2 (ja) | 1986-11-11 | 1986-11-11 | ビット同期装置 |
| DE3750159T DE3750159T2 (de) | 1986-11-11 | 1987-11-10 | Bitsynchronisierungseinstellung in einer Daten-Sende/Empfangsanlage. |
| EP87309936A EP0271218B1 (en) | 1986-11-11 | 1987-11-10 | Establishment of bit synchronization in a data transmitting/receiving system |
| US07/119,068 US4868854A (en) | 1986-11-11 | 1987-11-10 | Establishment of bit synchronization in a data transmitting/receiving system |
| CA000551654A CA1286381C (en) | 1986-11-11 | 1987-11-12 | Establishment of bit synchronization in a data transmitting/receiving system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268006A JPH0748719B2 (ja) | 1986-11-11 | 1986-11-11 | ビット同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63121339A true JPS63121339A (ja) | 1988-05-25 |
| JPH0748719B2 JPH0748719B2 (ja) | 1995-05-24 |
Family
ID=17452598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268006A Expired - Lifetime JPH0748719B2 (ja) | 1986-11-11 | 1986-11-11 | ビット同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748719B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213150A (ja) * | 1988-06-30 | 1990-01-17 | Pioneer Electron Corp | 復調クロック生成回路 |
-
1986
- 1986-11-11 JP JP61268006A patent/JPH0748719B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213150A (ja) * | 1988-06-30 | 1990-01-17 | Pioneer Electron Corp | 復調クロック生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748719B2 (ja) | 1995-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |