JPS60153245A - ビツトリカバリ回路 - Google Patents
ビツトリカバリ回路Info
- Publication number
- JPS60153245A JPS60153245A JP59009166A JP916684A JPS60153245A JP S60153245 A JPS60153245 A JP S60153245A JP 59009166 A JP59009166 A JP 59009166A JP 916684 A JP916684 A JP 916684A JP S60153245 A JPS60153245 A JP S60153245A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- period
- bit
- counter
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、ワード同期信号を有するデジタル信号のビ
ットリカバリ回路に関する。
ットリカバリ回路に関する。
庁景技術とその問題点
デジタル通信においては、一般にそのデジタル信号を転
送速度に対応したり、￥ｆす、のローパスフィルタに通
しているので、送信波形が第１図Ａにポずようにきれい
な矩形波であっ゛（も受信波形は第１図Ｂに示すように
なまった波形となる。このため、受信系においてその受
信信号からもとのデジタルデータを再生するには、まず
、その受信信号からクロックを抽出し、そのクロックを
ｇ ｆ４Ｂにしてビットリカバリを行う必要がある。
送速度に対応したり、￥ｆす、のローパスフィルタに通
しているので、送信波形が第１図Ａにポずようにきれい
な矩形波であっ゛（も受信波形は第１図Ｂに示すように
なまった波形となる。このため、受信系においてその受
信信号からもとのデジタルデータを再生するには、まず
、その受信信号からクロックを抽出し、そのクロックを
ｇ ｆ４Ｂにしてビットリカバリを行う必要がある。
そして、受信信号からクロックを抽出するには、一般に
、その受信信号をＰＬＬにイハ給するご吉により行って
いるが、その受信信号のＳ／Ｎが低い場合には、ＰＬ’
Ｌのロックがはずれたり、ビ・７トスリツプを起こした
りしてしまう。そして、このようにＰＬＬの同期ずれが
起こると、例えば第２図に示すようにワード同期信号に
続いてデータを送った場合、その同期信号を検出できて
も、続くデータを正しく取り出すことはできず、たとえ
そのデータが誤り釘止符号を有していても、誤りを取り
除くことはできない。
、その受信信号をＰＬＬにイハ給するご吉により行って
いるが、その受信信号のＳ／Ｎが低い場合には、ＰＬ’
Ｌのロックがはずれたり、ビ・７トスリツプを起こした
りしてしまう。そして、このようにＰＬＬの同期ずれが
起こると、例えば第２図に示すようにワード同期信号に
続いてデータを送った場合、その同期信号を検出できて
も、続くデータを正しく取り出すことはできず、たとえ
そのデータが誤り釘止符号を有していても、誤りを取り
除くことはできない。
発明の目的
この発明は、このような点にがんがみ、ワード同期信号
を検出できた場合には、それに続くデー夕を＋Ｉニジ＜
ビットリカハリできるようにしようとするものである。
を検出できた場合には、それに続くデー夕を＋Ｉニジ＜
ビットリカハリできるようにしようとするものである。
発明の概要
今、ワード同期信号５ＹＮＣが、” １１００１０１
”のビットパターンであるとすると、この信号５ＹＮＣ
の波形がなまることなく完全に伝送されたときには、第
３図へのようになり、その波形がなまり”で伝送された
ときには、例えば第３図Ｅのようになる。
”のビットパターンであるとすると、この信号５ＹＮＣ
の波形がなまることなく完全に伝送されたときには、第
３図へのようになり、その波形がなまり”で伝送された
ときには、例えば第３図Ｅのようになる。
そごで、この信号５ＹＮＣを、そのビット長ΔＴの１／
Ｎ倍（Ｎ＞１）、例えば１／８倍の周期Δｔで取り込む
と（第３図Ｂ、Ｆの矢印は、その取り込め時点を不ず）
、その取り込まれた信号５ＹＮＣは、第３図Ｃあるいは
Ｇのようになる。従って、信号５ＹＮＣを、周期Δｔで
、基準となる＋Ｅ規の同期パターン“１１００１０１
”と比較すると、その比較出力Ｐｒは第３図りあるいは
Ｈのようになる。ただし、両者が一致したき、Ｐｒ−”
１″になるものとする。
Ｎ倍（Ｎ＞１）、例えば１／８倍の周期Δｔで取り込む
と（第３図Ｂ、Ｆの矢印は、その取り込め時点を不ず）
、その取り込まれた信号５ＹＮＣは、第３図Ｃあるいは
Ｇのようになる。従って、信号５ＹＮＣを、周期Δｔで
、基準となる＋Ｅ規の同期パターン“１１００１０１
”と比較すると、その比較出力Ｐｒは第３図りあるいは
Ｈのようになる。ただし、両者が一致したき、Ｐｒ−”
１″になるものとする。
そして、この比較出力Ｐｒにおいて、Ｐｒ−“１”であ
る期間τの中央の時点ｔｏは、信号Ｓ’／ＮＣの波形の
ソ、Ｋまりにかかわらす信号５ＹＮＣの最後ビットの中
央の時間位置をボしている。従って、この時点ｔｏから
期間ΔＴごとに受信したデジタル信号をサンプリングホ
ールドすれば、その受（ａしたデジタル信号のビットリ
カバリができる。
る期間τの中央の時点ｔｏは、信号Ｓ’／ＮＣの波形の
ソ、Ｋまりにかかわらす信号５ＹＮＣの最後ビットの中
央の時間位置をボしている。従って、この時点ｔｏから
期間ΔＴごとに受信したデジタル信号をサンプリングホ
ールドすれば、その受（ａしたデジタル信号のビットリ
カバリができる。
この発明は、以上の考えに基づいて受信したデジタル信
号のビットリカバリを行うものである。
号のビットリカバリを行うものである。
実施例
第４図において、受（ｉされたデジタル信号Ｐｄが、（
８ｘ６＋１）ビットのシフトレジスタ（１）に供給され
ると共に、水晶発振回路（８）において周期Δｔのクロ
ックＧＫが形成され、このクロックＣＫがレジスタ（１
）にシフトパルスとして供給され、信号Ｐｄは周期Δｔ
ごとにレジスタ（１）に取り込まれる。そして、レジス
タ（１１の（ｎＸ８＋１）ビット目（ｎ−０〜６）の出
力が比較回ｖ＆（２１に供給されると共に、同期パター
ン形成回路（３）から基準となる正規の同期パターン“
１１００１０１ ”の信号が比較回路（２）に供給され
て両人力が比較され、一致したとき、第３図りあるいは
Ｈに示すように１”になる比較出力Ｐｒが取り出される
。
８ｘ６＋１）ビットのシフトレジスタ（１）に供給され
ると共に、水晶発振回路（８）において周期Δｔのクロ
ックＧＫが形成され、このクロックＣＫがレジスタ（１
）にシフトパルスとして供給され、信号Ｐｄは周期Δｔ
ごとにレジスタ（１）に取り込まれる。そして、レジス
タ（１１の（ｎＸ８＋１）ビット目（ｎ−０〜６）の出
力が比較回ｖ＆（２１に供給されると共に、同期パター
ン形成回路（３）から基準となる正規の同期パターン“
１１００１０１ ”の信号が比較回路（２）に供給され
て両人力が比較され、一致したとき、第３図りあるいは
Ｈに示すように１”になる比較出力Ｐｒが取り出される
。
そし“ζ、この出力Ｐｒが、８進カウンタ（４）にクリ
ア人力Ｃπとして供給されると共に、クロ・ツクＣＫが
カウント人力として４ｊ（給され、Ｐｒ−“１″の期間
τにクロックＧＫの数がカウントされる。
ア人力Ｃπとして供給されると共に、クロ・ツクＣＫが
カウント人力として４ｊ（給され、Ｐｒ−“１″の期間
τにクロックＧＫの数がカウントされる。
従って、出力Ｐｒが１゛から０”になった時点ｔ１にお
いζは、カウンタ（４）のカウント出力ＱＯ〜Ｑ２は、
Ｐｒ １゛であった期間の長さτを、クロックＣＫの数
により示していることになる。
いζは、カウンタ（４）のカウント出力ＱＯ〜Ｑ２は、
Ｐｒ １゛であった期間の長さτを、クロックＣＫの数
により示していることになる。
そして、このカウント出力ＱＯ〜Ｑ２のうら上位２ビツ
トＱ１ 、Ｑ２が、プリセッタブル８進カウンタ（５）
のプリセット入力ＤＯ〜Ｄ２のうちの下位２ビットＤｏ
、Ｄｘに供給されると共に、上位ｌビア１−Ｄ２は”０
″レヘルとされる。従って、力、ウンタ（５）のプリセ
ット人力ＤＯ”Ｄ２人力には、カウンタ（４）のカウン
ト出力ＱＯ〜Ｄ２人力が１ビツトだけ右シフトされて供
給されているので、カウンタ（４）のカウント出力Ｑｏ
”・Ｑ２が２に除算されてカウンタ（５）にプリセット
入力として供給されたことになり、カウンタ（５）には
期間（ｔｏ”ｔｉ）の長さτ／２をクロックＣＫの数に
より示すデータがプリセット人力として供給されること
になる。
トＱ１ 、Ｑ２が、プリセッタブル８進カウンタ（５）
のプリセット入力ＤＯ〜Ｄ２のうちの下位２ビットＤｏ
、Ｄｘに供給されると共に、上位ｌビア１−Ｄ２は”０
″レヘルとされる。従って、力、ウンタ（５）のプリセ
ット人力ＤＯ”Ｄ２人力には、カウンタ（４）のカウン
ト出力ＱＯ〜Ｄ２人力が１ビツトだけ右シフトされて供
給されているので、カウンタ（４）のカウント出力Ｑｏ
”・Ｑ２が２に除算されてカウンタ（５）にプリセット
入力として供給されたことになり、カウンタ（５）には
期間（ｔｏ”ｔｉ）の長さτ／２をクロックＣＫの数に
より示すデータがプリセット人力として供給されること
になる。
さらに、出力Ｐｒがロードパルス形成回路＋７１に供給
されて時点ｔｚ （厳密には時点ｔ１からやや遅れた時
点、すなわち、カウンタ（５）にブリセフ１−人力が供
給された後の時点）に、“１°゛となるロードパルスが
形成されてカウンタ（５）のロード入力ＬＤに供給され
ると共に、クロックＣＫがカウント入力として供給され
る。従って、カウンタ（５）は、時点ｔｉに、期間（ｔ
ｏ−ｔｘ）の長さτ／２を示すクロックＣＫの数にセッ
トされると共に、このセント値からクロックＣＫのカウ
ントを始めることになるが、このことは、時点ｔｏにカ
ウント値が（−０」からスタートしてクロックＣＫをカ
ウントするのと等価である。
されて時点ｔｚ （厳密には時点ｔ１からやや遅れた時
点、すなわち、カウンタ（５）にブリセフ１−人力が供
給された後の時点）に、“１°゛となるロードパルスが
形成されてカウンタ（５）のロード入力ＬＤに供給され
ると共に、クロックＣＫがカウント入力として供給され
る。従って、カウンタ（５）は、時点ｔｉに、期間（ｔ
ｏ−ｔｘ）の長さτ／２を示すクロックＣＫの数にセッ
トされると共に、このセント値からクロックＣＫのカウ
ントを始めることになるが、このことは、時点ｔｏにカ
ウント値が（−０」からスタートしてクロックＣＫをカ
ウントするのと等価である。
そして、カウンタ（５）は８進カウンタであるから時点
ｔｏからクロックＧＫの８サイクルごとに、すなわち、
期間ΔＴごとにカウンタ（５）からはキャリ出力ＣＹが
得られる。つまり、このキャリ出力ＣＹは、ワード同期
信号５ＹＮＣに続くデータの各ビットの中央の時点ごと
に得られることになる。
ｔｏからクロックＧＫの８サイクルごとに、すなわち、
期間ΔＴごとにカウンタ（５）からはキャリ出力ＣＹが
得られる。つまり、このキャリ出力ＣＹは、ワード同期
信号５ＹＮＣに続くデータの各ビットの中央の時点ごと
に得られることになる。
そごで、ごのギャリ出力ＣＹかＤフリ・ノブフロップ（
６）にクロック人力とし′ζ供給されると共に、受信デ
ジタル信号Ｐｄがフリ・ノブフロ・ノブ（６）の１〕人
力にイバ給され、従って、フリ・ノブフロ・ノブ（６）
のＱ出力からはビットリカハリの行われたデジタル信号
が取り出される。
６）にクロック人力とし′ζ供給されると共に、受信デ
ジタル信号Ｐｄがフリ・ノブフロ・ノブ（６）の１〕人
力にイバ給され、従って、フリ・ノブフロ・ノブ（６）
のＱ出力からはビットリカハリの行われたデジタル信号
が取り出される。
こうして、この発明によれば、受信したデジタル信号の
ビットリカバリを行うことができるが、この場合、ワー
ド同期信号５ＶＮＣを続くデータに対する時間位置の基
準としているので、ワード同期信号５ＶＮＣさえ検出で
きれば、止しくビ・ノトリカノくすを行うことができ、
ＰＬＬを使用した場合のよ・うな同期はずれやビットス
リ・ノブによるビ・ノドリカバリの誤動作がない。
ビットリカバリを行うことができるが、この場合、ワー
ド同期信号５ＶＮＣを続くデータに対する時間位置の基
準としているので、ワード同期信号５ＶＮＣさえ検出で
きれば、止しくビ・ノトリカノくすを行うことができ、
ＰＬＬを使用した場合のよ・うな同期はずれやビットス
リ・ノブによるビ・ノドリカバリの誤動作がない。
第５図に不ず例においては、第３図において説明したビ
ットリカバリの処理をマイコンを使用してソフトウェア
により行う場合である。
ットリカバリの処理をマイコンを使用してソフトウェア
により行う場合である。
ずなわら、第５図において、（１１）はＣＰＵ。
（１２）はプログラムの書き込まれているＲＯＭ。
（１３）はマノーク〕ニリアようのＲＡＭ、 （１４）
は入力ボート、（１５）は出力ポートをボし、これら回
路（１２）〜（１５）はシステムハス（１９）を通じて
ＣＰＵ（１１）に接続され、受信されたデジタル信号Ｐ
ｄがボー）（１４）に供給される。
は入力ボート、（１５）は出力ポートをボし、これら回
路（１２）〜（１５）はシステムハス（１９）を通じて
ＣＰＵ（１１）に接続され、受信されたデジタル信号Ｐ
ｄがボー）（１４）に供給される。
そして、ＲＯＭ（１２）に書き込まれているプログラム
は、受信されたデジタル信％Ｐｒ＋のビットリカバリを
行うためのプＬ１グラム及びそのビットリカバリされた
信号Ｐｄを処理するためのプログラムなどであるが、そ
のビットリカバリを行うためのプログラムのフローチャ
ートは第６図に示すとおりである。
は、受信されたデジタル信％Ｐｒ＋のビットリカバリを
行うためのプＬ１グラム及びそのビットリカバリされた
信号Ｐｄを処理するためのプログラムなどであるが、そ
のビットリカバリを行うためのプログラムのフローチャ
ートは第６図に示すとおりである。
すなわち、第６図において、ＣＮＴはＰｒ−“１″であ
る期間の長さτを調べるためのカウンタ、ＣＮＴ２はデ
ータを取り込むタイミングを与えるカウンタ、ＣＮＴ３
はデータの数をカウントするカウンタで、この例ではデ
ータの数は１５ビツトとする。また、Ｆ Ｌ Ｇは、デ
ジタル信号Ｐｄが基準となる同期パターン” １１００
１０１ ”に一致したとき”１”にセントされるフラグ
である。
る期間の長さτを調べるためのカウンタ、ＣＮＴ２はデ
ータを取り込むタイミングを与えるカウンタ、ＣＮＴ３
はデータの数をカウントするカウンタで、この例ではデ
ータの数は１５ビツトとする。また、Ｆ Ｌ Ｇは、デ
ジタル信号Ｐｄが基準となる同期パターン” １１００
１０１ ”に一致したとき”１”にセントされるフラグ
である。
そして、ルーチン（２１）において、カウンタＣＮ Ｔ
及びフラグＦＬＧなどのイニシャライズが９１われ、周
期ΔＬでデジタル信号Ｐｄがボート（１４）を１ｌＴＩ
ｕて取り込まれると共に、基Ｙ１ｆｉとなる１、ｉｌ
Ｉｌ＋パターン“１１００１０１ ”と一致するかど
うかがチェックされ、一致すると、フラグＦＬＧが“１
”にセントされ、以１＆、カウンタＣＮＴがｆ Ｉ
Ｊづつインフリメン１−されてＰｒ−“１″の１１１１
間の長さτがカウンタＣＮＴの値とし“ζ計測される。
及びフラグＦＬＧなどのイニシャライズが９１われ、周
期ΔＬでデジタル信号Ｐｄがボート（１４）を１ｌＴＩ
ｕて取り込まれると共に、基Ｙ１ｆｉとなる１、ｉｌ
Ｉｌ＋パターン“１１００１０１ ”と一致するかど
うかがチェックされ、一致すると、フラグＦＬＧが“１
”にセントされ、以１＆、カウンタＣＮＴがｆ Ｉ
Ｊづつインフリメン１−されてＰｒ−“１″の１１１１
間の長さτがカウンタＣＮＴの値とし“ζ計測される。
そして、ルーチン（２２）において、期間（ｔ 。
〜１＋）の長さτ／２が算出されると共に、カウンタＣ
ＮＴ２、ＣＮＴ３がイニシャライズされる。
ＮＴ２、ＣＮＴ３がイニシャライズされる。
従っ”ζ、この状態では、時点ｔｏがまっていることに
なる。
なる。
続いて、ルーチン（２３）において、周期Δｔごとにカ
ウンタＣＮＴ２がインクリメントされて期間ΔＴが形成
されると共に、ルーチン（２４）において期間ΔＴごと
にデータがボー） （１４）を通して取り込まれる。
ウンタＣＮＴ２がインクリメントされて期間ΔＴが形成
されると共に、ルーチン（２４）において期間ΔＴごと
にデータがボー） （１４）を通して取り込まれる。
そして、すべてのデータを取り込むと、この第６図のル
ーチンを終り、その堆り込んだデータに基づいて所定の
処理が行われ、その処理結果がボート （１５）から取
り出される。
ーチンを終り、その堆り込んだデータに基づいて所定の
処理が行われ、その処理結果がボート （１５）から取
り出される。
こうして、この例によれば、マイ：ｌンを使用したソフ
トウェアによりビットリカバリが打われる。
トウェアによりビットリカバリが打われる。
なお、上述においど、ワード同期（ｍ’＋５ＹＮｃ及び
基準となる同期パターンは、複数対であってもよい。ま
た、デジタル信号Ｐｄは、テープなどからの再生信号で
あってもよい。
基準となる同期パターンは、複数対であってもよい。ま
た、デジタル信号Ｐｄは、テープなどからの再生信号で
あってもよい。
発明の効果
ワード同期信号ざえ検出Ｃきれば、市しくビットリカバ
リを行うことができ、ＰＩ、Ｉ７を使用した場合のよう
な同期はずれやビットスリップによるビットリカバリの
誤動作がない。
リを行うことができ、ＰＩ、Ｉ７を使用した場合のよう
な同期はずれやビットスリップによるビットリカバリの
誤動作がない。
第１図〜第３図、第６図はこの発明を説明するための図
、第４図、第５図はこの発明の一例の系統図である。 ＋１１はシフトレジスタ、（２）は比較回路、（３）は
同期パターン形成回路、ｆｉｌ、 ｆ５＋は８進カウン
タである。
、第４図、第５図はこの発明の一例の系統図である。 ＋１１はシフトレジスタ、（２）は比較回路、（３）は
同期パターン形成回路、ｆｉｌ、 ｆ５＋は８進カウン
タである。
Claims (1)
- ワード１１旧！ＪＨａ号及びこれに続くデータを単位と
したデジタル４ｇ号からビットリカバリを行う場合にお
いて、−ヒ記テシタル信号をその１ビツト長の１／Ｎ倍
（Ｎ＞１）の周期で取り込むと共に、基準となる同期パ
ターンと比較して一致を調べ、この一致している期間の
中央の時点を基準にして上記ｌヒント１４の期間ごとに
上記デジタル信号をサンプリングホールドして上記デー
タのビットリカハリを行うようにしたヒツトリカバリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009166A JPS60153245A (ja) | 1984-01-20 | 1984-01-20 | ビツトリカバリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009166A JPS60153245A (ja) | 1984-01-20 | 1984-01-20 | ビツトリカバリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60153245A true JPS60153245A (ja) | 1985-08-12 |
Family
ID=11713021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59009166A Pending JPS60153245A (ja) | 1984-01-20 | 1984-01-20 | ビツトリカバリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153245A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283248A (ja) * | 1987-05-15 | 1988-11-21 | Fuji Facom Corp | ビット同期のためのサンプリング方法 |
| EP0479268A2 (de) * | 1990-10-02 | 1992-04-08 | F & O Electronic Systems GmbH | Schaltungsanordnung und Verfahren zur getakteten Korrelations- und Signalverarbeitung mittels strukturprogrammierbarem Prozessor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126941A (ja) * | 1983-12-13 | 1985-07-06 | Oki Electric Ind Co Ltd | 符号同期方式 |
-
1984
- 1984-01-20 JP JP59009166A patent/JPS60153245A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126941A (ja) * | 1983-12-13 | 1985-07-06 | Oki Electric Ind Co Ltd | 符号同期方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283248A (ja) * | 1987-05-15 | 1988-11-21 | Fuji Facom Corp | ビット同期のためのサンプリング方法 |
| EP0479268A2 (de) * | 1990-10-02 | 1992-04-08 | F & O Electronic Systems GmbH | Schaltungsanordnung und Verfahren zur getakteten Korrelations- und Signalverarbeitung mittels strukturprogrammierbarem Prozessor |
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