JPS5854766A - タイミング信号抽出方式 - Google Patents
タイミング信号抽出方式Info
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- JPS5854766A JPS5854766A JP56153179A JP15317981A JPS5854766A JP S5854766 A JPS5854766 A JP S5854766A JP 56153179 A JP56153179 A JP 56153179A JP 15317981 A JP15317981 A JP 15317981A JP S5854766 A JPS5854766 A JP S5854766A
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- circuit
- pll circuit
- gate
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はテイジタル信号伝送においてベースバンド信号
が情報伝送速度の２倍の周波数からなるスゲリットフェ
ーズ信号に含まれるタイミング信号を抽出する方式に関
するものでるる。
が情報伝送速度の２倍の周波数からなるスゲリットフェ
ーズ信号に含まれるタイミング信号を抽出する方式に関
するものでるる。
ディジタル信号伝送に用いら扛ているスプリットフェー
ス信号の一例を第１図に示し、て説明すると、このスプ
リツ］・フェーズ信号は、伝送子べき１１″ 丑たはＩ
Ｑ″′からｈる符号ビットの人力データ（第１図（ａ）
参照）と、この入力データと位相が一致しかつ２倍の間
波数ズ７ｈらなるクロック（第１図（ｂ）参照）とを排
他的論理加算（エクスクル−シブオア）することにより
、第１図（ｃ）に示すように、伝送すべき符号の１ビッ
ト長のうちに必ず立上りまたは立下りの変換点を有する
ことから、受信側で同期用のタイミング信号を容易に抽
出できる利点を有している。
ス信号の一例を第１図に示し、て説明すると、このスプ
リツ］・フェーズ信号は、伝送子べき１１″ 丑たはＩ
Ｑ″′からｈる符号ビットの人力データ（第１図（ａ）
参照）と、この入力データと位相が一致しかつ２倍の間
波数ズ７ｈらなるクロック（第１図（ｂ）参照）とを排
他的論理加算（エクスクル−シブオア）することにより
、第１図（ｃ）に示すように、伝送すべき符号の１ビッ
ト長のうちに必ず立上りまたは立下りの変換点を有する
ことから、受信側で同期用のタイミング信号を容易に抽
出できる利点を有している。
しかし、スプリットフェース信号に含まれるタイミング
信号の同波数成分は入力データによって異なり、′″１
″または” ０ ”が連鎖（−た場合の周波数は０１１
１ 、 ｙ０１’の繰返しの場合の周波数の２倍となる
。このため、一般にタイミング信号を抽出する方式どし
てＰＬＬ ＣＰｂａｓｅ −Ｌｏｃｌｃｅｄ Ｌｏｏｐ
）回路を使用した方式が用いらｎでいるが、この方式で
は２倍の不要周波数成分を除去してからＰＬＬ回路に入
力しなげ扛ば、抽出されたタイミング信号も入力データ
によって周波数が異なることとなり、データを正確に取
り出すことができなくなるという欠点があった３、 本発明は、このような点に鑑みてｌさ扛たもので、入力
データのなかに事１″または５０″の連鎖があって２倍
の同波数成分が発生しても、その不要周波数成分を除去
することにより、ＰＬＬ回路によってタイミング信号を
正確に抽出することのできるタイミング信号抽出方式を
提供するものでめる。
信号の同波数成分は入力データによって異なり、′″１
″または” ０ ”が連鎖（−た場合の周波数は０１１
１ 、 ｙ０１’の繰返しの場合の周波数の２倍となる
。このため、一般にタイミング信号を抽出する方式どし
てＰＬＬ ＣＰｂａｓｅ −Ｌｏｃｌｃｅｄ Ｌｏｏｐ
）回路を使用した方式が用いらｎでいるが、この方式で
は２倍の不要周波数成分を除去してからＰＬＬ回路に入
力しなげ扛ば、抽出されたタイミング信号も入力データ
によって周波数が異なることとなり、データを正確に取
り出すことができなくなるという欠点があった３、 本発明は、このような点に鑑みてｌさ扛たもので、入力
データのなかに事１″または５０″の連鎖があって２倍
の同波数成分が発生しても、その不要周波数成分を除去
することにより、ＰＬＬ回路によってタイミング信号を
正確に抽出することのできるタイミング信号抽出方式を
提供するものでめる。
以下、本発明の実症例を図面を用いて説明する。
第２図は本発明によるタイミング信号抽出方式の一実施
例を示す主要部のブロック図でめり、同図において、１
は受イｇベースバンドスプリットフェース信号が人力ざ
扛る入力端子、２は前記スプリットフェーズ信号の立」
＝りおよび立下９をそれぞ扛検出して幅の狭いパルスの
波形変換抽出信号を出力する論理微分回路、３はアンド
ゲート、４３− はインバータ、５はアンドゲート、６砿前記アンドゲー
ト３のｖ１１信号によｐ一定周期のパルスを発生する単
発パルス発生回路としてのモノステープルマルチ、γは
モノステープルマルチ６からのパルス信号を入力としか
つこの人力４１号に対して周波数が一致するとともに位
相が“／２ だけず牡だパルス信号を出力テるＰＬＬ回
路であり、このＰＬＬ回路７Ｌ位相比較器８．ローパス
フィルタ９および電圧制御発振器（ＶＣＯ）１０から構
成ざｎている。１１はＰＬＬ回路１の出力パルスをイン
バータ１３で反転したパルスにより前記スプリットフェ
ーズ信号を読み込み復調したデータに変換するＤ形フリ
ッグノロツノＣＤ−ＦＦ） 、１２はＤ形フリッグフロ
ッグ１１の出力データをＰＬＬ回路回路用力パルスによ
ｐ読み込みそのデータが一定ビット数連続して−（ｌ
Ｎ ２％０″ の繰返し信号を検出した際に一致信
号を出力する一致検出回路でめり、アンドゲート５には
ＰＬＬ ＩＪ路７の出力パルスと一致検出回路１２の一
致信号が入力さ牡、そしてアンドゲート３には論理微分
回路２か４− らの波形変換抽出信号とアンドゲート５の出力信号をイ
ンバータ４で反転した出力信号が入力されている。なお
、１４けＤ形フリップフロッグ１１にて復調されたデー
タ信号を取り出す出力端子でめる。
例を示す主要部のブロック図でめり、同図において、１
は受イｇベースバンドスプリットフェース信号が人力ざ
扛る入力端子、２は前記スプリットフェーズ信号の立」
＝りおよび立下９をそれぞ扛検出して幅の狭いパルスの
波形変換抽出信号を出力する論理微分回路、３はアンド
ゲート、４３− はインバータ、５はアンドゲート、６砿前記アンドゲー
ト３のｖ１１信号によｐ一定周期のパルスを発生する単
発パルス発生回路としてのモノステープルマルチ、γは
モノステープルマルチ６からのパルス信号を入力としか
つこの人力４１号に対して周波数が一致するとともに位
相が“／２ だけず牡だパルス信号を出力テるＰＬＬ回
路であり、このＰＬＬ回路７Ｌ位相比較器８．ローパス
フィルタ９および電圧制御発振器（ＶＣＯ）１０から構
成ざｎている。１１はＰＬＬ回路１の出力パルスをイン
バータ１３で反転したパルスにより前記スプリットフェ
ーズ信号を読み込み復調したデータに変換するＤ形フリ
ッグノロツノＣＤ−ＦＦ） 、１２はＤ形フリッグフロ
ッグ１１の出力データをＰＬＬ回路回路用力パルスによ
ｐ読み込みそのデータが一定ビット数連続して−（ｌ
Ｎ ２％０″ の繰返し信号を検出した際に一致信
号を出力する一致検出回路でめり、アンドゲート５には
ＰＬＬ ＩＪ路７の出力パルスと一致検出回路１２の一
致信号が入力さ牡、そしてアンドゲート３には論理微分
回路２か４− らの波形変換抽出信号とアンドゲート５の出力信号をイ
ンバータ４で反転した出力信号が入力されている。なお
、１４けＤ形フリップフロッグ１１にて復調されたデー
タ信号を取り出す出力端子でめる。
第３図は本発明方式において適用δ扛る伝送符号構成を
示し、ビット回期Ｘはビットの位相合せをおこない、フ
レーム同期Ｙは情報Ｚの先端を区別するものである。
示し、ビット回期Ｘはビットの位相合せをおこない、フ
レーム同期Ｙは情報Ｚの先端を区別するものである。
次に上記実施例の動作を第４図を参照して説明する。第
４図（Ａ）に示す受信ベースバンドスゲリットフェーズ
信号が入力端子１を経由して論理微分回路２に入力さ扛
ると、論理微分回路２は第４図（Ｂ）に示すように、入
力信号の立上りおよび立下りをそ扛ぞ扛検出して幅の狭
いパルスの波形変換抽出信号を出力する。この波形変換
抽出信号がアンドゲート３を通過してモノステープルマ
ルチ６に入力さ扛ると、モノステープルマルチ６は第４
図（ト）に示すように、位相比較器８への入力信号をデ
ユティ５０％とするため幅の広い一定周期のパルスに変
換し、その出力パルスをＰ Ｌ Ｌ回路Ｔの位相比較器
８に入力する。このＰＬＬ回路Ｉは、モノステーブルマ
ルチ６からの第４１’ｚｌ（ＥＪに示す入力（７ｊ号に
刈し電圧制御発揚器１０の出力信号の周波数を一致ざぜ
かつ位相を７ｒ／２ だけずｊした状態で安定させる
ように動作し＊ Ｉ十−制御ざｉ・、４カ；器１０から
第４図Ｃ）に示す出力信号を出力（〜、この出力信号が
インバータ１３を経てクロック信号としてＤ形フリッグ
フロッグ１１にメカざ石る。Ｄ形フリッグフロッグ１１
ｉ／こ目」７４図（Ａ）に示１′スズリットフ工−ズイ
３°号が人力さ扛でおり、このフリラグフロック１１す
、その入力４Ｆｉすを、奄１１制御発掘器１０の出力信
号（第４１Ｐｊ （Ｆ）参照）をインバータ１３で反転
したＶ上りで読み込み、第４図０）に示すように移調し
たＮＲＺ の用カナータに変換フ−る。−数構出回路１
２は、第４図０）に内く丁１） ノｔｇ；フリップフロ
ツフ”１１からのＮＲＺの出ノ人デニタを第４図（Ｆ）
に示す電圧制御発振器１０のｌＪｊ力信号のＮＬ上りで
読み込み、一定ビット数連続して冒“ １％Ｏ“。
４図（Ａ）に示す受信ベースバンドスゲリットフェーズ
信号が入力端子１を経由して論理微分回路２に入力さ扛
ると、論理微分回路２は第４図（Ｂ）に示すように、入
力信号の立上りおよび立下りをそ扛ぞ扛検出して幅の狭
いパルスの波形変換抽出信号を出力する。この波形変換
抽出信号がアンドゲート３を通過してモノステープルマ
ルチ６に入力さ扛ると、モノステープルマルチ６は第４
図（ト）に示すように、位相比較器８への入力信号をデ
ユティ５０％とするため幅の広い一定周期のパルスに変
換し、その出力パルスをＰ Ｌ Ｌ回路Ｔの位相比較器
８に入力する。このＰＬＬ回路Ｉは、モノステーブルマ
ルチ６からの第４１’ｚｌ（ＥＪに示す入力（７ｊ号に
刈し電圧制御発揚器１０の出力信号の周波数を一致ざぜ
かつ位相を７ｒ／２ だけずｊした状態で安定させる
ように動作し＊ Ｉ十−制御ざｉ・、４カ；器１０から
第４図Ｃ）に示す出力信号を出力（〜、この出力信号が
インバータ１３を経てクロック信号としてＤ形フリッグ
フロッグ１１にメカざ石る。Ｄ形フリッグフロッグ１１
ｉ／こ目」７４図（Ａ）に示１′スズリットフ工−ズイ
３°号が人力さ扛でおり、このフリラグフロック１１す
、その入力４Ｆｉすを、奄１１制御発掘器１０の出力信
号（第４１Ｐｊ （Ｆ）参照）をインバータ１３で反転
したＶ上りで読み込み、第４図０）に示すように移調し
たＮＲＺ の用カナータに変換フ−る。−数構出回路１
２は、第４図０）に内く丁１） ノｔｇ；フリップフロ
ツフ”１１からのＮＲＺの出ノ人デニタを第４図（Ｆ）
に示す電圧制御発振器１０のｌＪｊ力信号のＮＬ上りで
読み込み、一定ビット数連続して冒“ １％Ｏ“。
Ｉ′Ｉ ＋＋ 、 ｙ Ｏ＋１ の繰返し１１号を検
出すると、第４図（６）に示すように前記繰返し信号の
一致信号として１１″を出力する。アントゲ−１５は第
４図Ｃ）に示す電圧制御発振器１０の出力信号と第４図
（６）に示す一致検出回路１２の出力信号がいず牡も準
１″ となるとり１″を出力し、インバータ４ から
は第４図（ｃ）に示す出力信号を出力し７てアンドゲー
ト３の一方に入力する。こ扛によって、アントゲ−１・
３は第４図（Ｂ）に示す論理微分回路２の波形変換抽出
信号と第４図（ｃ）に示すインバータ４の出力信号とを
入力とし、第４図の）に示すアンド出力信号を出力する
ことにより、論理微分回路２の波形変換抽出信号中に％
１″または１０″の連鎖がめって２倍の周波数成分が発
生１−ても、その不要周波数成分を除去することができ
る。
出すると、第４図（６）に示すように前記繰返し信号の
一致信号として１１″を出力する。アントゲ−１５は第
４図Ｃ）に示す電圧制御発振器１０の出力信号と第４図
（６）に示す一致検出回路１２の出力信号がいず牡も準
１″ となるとり１″を出力し、インバータ４ から
は第４図（ｃ）に示す出力信号を出力し７てアンドゲー
ト３の一方に入力する。こ扛によって、アントゲ−１・
３は第４図（Ｂ）に示す論理微分回路２の波形変換抽出
信号と第４図（ｃ）に示すインバータ４の出力信号とを
入力とし、第４図の）に示すアンド出力信号を出力する
ことにより、論理微分回路２の波形変換抽出信号中に％
１″または１０″の連鎖がめって２倍の周波数成分が発
生１−ても、その不要周波数成分を除去することができ
る。
すなわち、本発明は、上記実施例の構成にすることによ
り、伝送符号構成を第３図に示すビット同期Ｘ、フレー
ム四期Ｙおよび情報２とし、データ伝送に際しピッ１同
期部分Ｘを？ １０ 、◆０″。
り、伝送符号構成を第３図に示すビット同期Ｘ、フレー
ム四期Ｙおよび情報２とし、データ伝送に際しピッ１同
期部分Ｘを？ １０ 、◆０″。
１１ ＋＋ 、 １０＃ の繰返し信号として２倍の
周波数成分が発生しないようにし、かつ該ビット同期部
７− 分ＸでＰＬＬ回路の位相引き込みが完了するようにピッ
訃同期部分のビット数とＰＬＬ回路の位相引き込み時間
とを設定し、との位相引き込みが完了したことを検出し
てから、ＰＬＬ回路の出力信号に基づいて前記フレーム
固期Ｙおよび情報部分２で発生する不要な二３倍の周波
数成分をマスクして除去することができる。なお、−数
構出回路１２の一致出力の復１日にデータ受イ阿完了に
伴なう信号で行なえばよい。
周波数成分が発生しないようにし、かつ該ビット同期部
７− 分ＸでＰＬＬ回路の位相引き込みが完了するようにピッ
訃同期部分のビット数とＰＬＬ回路の位相引き込み時間
とを設定し、との位相引き込みが完了したことを検出し
てから、ＰＬＬ回路の出力信号に基づいて前記フレーム
固期Ｙおよび情報部分２で発生する不要な二３倍の周波
数成分をマスクして除去することができる。なお、−数
構出回路１２の一致出力の復１日にデータ受イ阿完了に
伴なう信号で行なえばよい。
以上説明したように本発明のタイミング信号抽出方式に
よれば、位相引き込み過程で正規の周波数成分を除去丁
ふことがなく、安定した引き込みを行なうことができる
。甘た、データの伝送によって受信ベースバンドスプリ
ットフェーズ信号ニジツタが生じ、正規の周波数成分が
誤まって除去されたりろるいは不要の周波数成分が付加
さ扛ても、Ｐ Ｌ Ｌ回路によってその部分のみに押え
られるので、位相反転等以降に影響の残ることがなく、
データを正確に取り出すことができる効果かめる。
よれば、位相引き込み過程で正規の周波数成分を除去丁
ふことがなく、安定した引き込みを行なうことができる
。甘た、データの伝送によって受信ベースバンドスプリ
ットフェーズ信号ニジツタが生じ、正規の周波数成分が
誤まって除去されたりろるいは不要の周波数成分が付加
さ扛ても、Ｐ Ｌ Ｌ回路によってその部分のみに押え
られるので、位相反転等以降に影響の残ることがなく、
データを正確に取り出すことができる効果かめる。
８−
第１図はスズリットフェーズ信号の変調過程の波形図、
第２図は本発明によるタイミング信号抽出方式の一実施
例を示す主要部のブロック図、第３図は本発明方式にお
いて適用する伝送符号構成を示す図、第４図は第２図に
示す主要部分の波形図である。 ２・・・・論理微分回路、３・・・・アンドゲート、４
・・・・インバータ、５・・・・アンドゲート、６＠Ｉ
Ｎ・モノステーブルマルチ、Ｔ＠・・・ ＰＬＬ回路、
８・・・・位相比較器、９・・・・ローパスフィルタ、
１０・・・・電圧制御発振器（ＶＣＯ）、１１・・・・
Ｄ形フリッグフロッグ（Ｄ−ＦＦ）、１２・・・・−数
構出回路、１３・・・・インバータ。 特許出願人 日立電子株式会社 代理人 山川政樹（ほか１名）
第２図は本発明によるタイミング信号抽出方式の一実施
例を示す主要部のブロック図、第３図は本発明方式にお
いて適用する伝送符号構成を示す図、第４図は第２図に
示す主要部分の波形図である。 ２・・・・論理微分回路、３・・・・アンドゲート、４
・・・・インバータ、５・・・・アンドゲート、６＠Ｉ
Ｎ・モノステーブルマルチ、Ｔ＠・・・ ＰＬＬ回路、
８・・・・位相比較器、９・・・・ローパスフィルタ、
１０・・・・電圧制御発振器（ＶＣＯ）、１１・・・・
Ｄ形フリッグフロッグ（Ｄ−ＦＦ）、１２・・・・−数
構出回路、１３・・・・インバータ。 特許出願人 日立電子株式会社 代理人 山川政樹（ほか１名）
Claims (1)
- 【特許請求の範囲】 ２倍のタイミング周波数をもつベースバンドスプリット
フェーズ信号からタイミング信号を抽出する方式におい
て、前記スプリットフェーズ信号の立上りおよび宜下り
をそｎぞｎ検出して幅の狭いパルスの波形変換抽出信号
を出力する論理微分回路と、この論理微分回路からの波
形変換抽出信号により一定間期のパルスを発生する単発
パルス発生回路と、この単発パルス発生回路がらのパル
ス信号を入力としかつ該入力信号に対して周波数が一致
するとともに位相がシ２だけず粁たパルス信号を出力す
るＰＬＬ回路と、このＰＬＬ回路の出力信号により前記
スプリットフェーズ信号を読み込み復調したデータに変
換するＤ形フリップフロップと、このＤ形フリップフロ
ップの出力データを前記ＰＬＬ回路の出力信号により読
み込みそのデータが一定ビット数連続して＊ｌ＃ 、
ＩＱ“の繰返し信号を検出した際に一致信号を出力する
一致検出回路と、この一致検出回路の一致信号と前記Ｐ
ＬＬ回路の出力信号を入力とする第１のアンドゲートと
、この第１のアンドゲートのアンド出力により前記論理
微分回路から前記単発パルス発生回路に入力ざｎる波形
変換抽出信号を制御する第２のアンドゲート〃≧らなり
、伝送符号構成をビット同期、フレーム同期および情報
とし、前記ビット同期部分をＱｌｌ＋ 、 ＠Ｏ″
の繰返し信号として該ビット同期部分で前記ＰＬＬ回路
の位相引き込みを完了するようにし、前記ビット同期の
ｇｉｌｌ。 ｓＯ″′の繰返し信号を一定数以上連続して検出した場
合前記ＰＬＬ回路の出力信号に基づいて前記フレーム同
期および情報部分で発生する不要な２倍のタイミング周
波数成分を除去するようにしたことを％徴とするタイミ
ング信号抽出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153179A JPS5854766A (ja) | 1981-09-28 | 1981-09-28 | タイミング信号抽出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153179A JPS5854766A (ja) | 1981-09-28 | 1981-09-28 | タイミング信号抽出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854766A true JPS5854766A (ja) | 1983-03-31 |
| JPH023579B2 JPH023579B2 (ja) | 1990-01-24 |
Family
ID=15556771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153179A Granted JPS5854766A (ja) | 1981-09-28 | 1981-09-28 | タイミング信号抽出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193606A (ja) * | 2007-02-07 | 2008-08-21 | Auto Network Gijutsu Kenkyusho:Kk | データ伝送システム及びデータ伝送方法 |
-
1981
- 1981-09-28 JP JP56153179A patent/JPS5854766A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193606A (ja) * | 2007-02-07 | 2008-08-21 | Auto Network Gijutsu Kenkyusho:Kk | データ伝送システム及びデータ伝送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023579B2 (ja) | 1990-01-24 |
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