JPH023579B2 - - Google Patents
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- JPH023579B2 JPH023579B2 JP56153179A JP15317981A JPH023579B2 JP H023579 B2 JPH023579 B2 JP H023579B2 JP 56153179 A JP56153179 A JP 56153179A JP 15317981 A JP15317981 A JP 15317981A JP H023579 B2 JPH023579 B2 JP H023579B2
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- Japan
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- signal
- circuit
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- phase
- pll circuit
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- 238000000605 extraction Methods 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル信号伝送においてベースバ
ンド信号が情報伝送速度の２倍の周波数からなる
スプリツトフエーズ信号に含まれるタイミング信
号を抽出する方式に関するものである。
ンド信号が情報伝送速度の２倍の周波数からなる
スプリツトフエーズ信号に含まれるタイミング信
号を抽出する方式に関するものである。
デイジタル信号伝送に用いられているスプリツ
トフエーズ信号の一例を第１図に示して説明する
と、このスプリツトフエーズ信号は、伝送すべき
“１”または“０”からなる符号ビツトの入力デ
ータ（第１図ａ参照）と、この入力データと位相
が一致しかつ２倍の周波数からなるクロツク（第
１図ｂ参照）とを排他的論理加算（エクスクルー
シブオア）することにより、第１図ｃに示すよう
に、伝送すべき符号の１ビツト長のうちに必ず立
上りまたは立下りの変換点を有することから、受
信側で同期用のタイミング信号を容易に抽出でき
る利点を有している。
トフエーズ信号の一例を第１図に示して説明する
と、このスプリツトフエーズ信号は、伝送すべき
“１”または“０”からなる符号ビツトの入力デ
ータ（第１図ａ参照）と、この入力データと位相
が一致しかつ２倍の周波数からなるクロツク（第
１図ｂ参照）とを排他的論理加算（エクスクルー
シブオア）することにより、第１図ｃに示すよう
に、伝送すべき符号の１ビツト長のうちに必ず立
上りまたは立下りの変換点を有することから、受
信側で同期用のタイミング信号を容易に抽出でき
る利点を有している。
しかし、スプリツトフエーズ信号に含まれるタ
イミング信号の周波数成分は入力データによつて
異なり、“１”または“０”が連鎖した場合の周
波数は“１”、“０”の繰返しの場合の周波数の２
倍となる。このため、一般にタイミング信号を抽
出する方式としてPLL（Phase―Locked Loop）
回路を使用した方式が用いられているが、この方
式では２倍の不要周波数成分を除去してから
PLL回路に入力しなければ、抽出されたタイミ
ング信号も入力データによつて周波数が異なるこ
ととなり、データを正確に取り出すことができな
くなるという欠点があつた。
イミング信号の周波数成分は入力データによつて
異なり、“１”または“０”が連鎖した場合の周
波数は“１”、“０”の繰返しの場合の周波数の２
倍となる。このため、一般にタイミング信号を抽
出する方式としてPLL（Phase―Locked Loop）
回路を使用した方式が用いられているが、この方
式では２倍の不要周波数成分を除去してから
PLL回路に入力しなければ、抽出されたタイミ
ング信号も入力データによつて周波数が異なるこ
ととなり、データを正確に取り出すことができな
くなるという欠点があつた。
本発明は、このような点に鑑みてなされたもの
で、入力データのなかに“１”または“０”の連
鎖があつて２倍の周波数成分が発生しても、その
不要周波数成分を除去することにより、PLL回
路によつてタイミング信号を正確に抽出すること
のできるタイミング信号抽出方式を提供するもの
である。
で、入力データのなかに“１”または“０”の連
鎖があつて２倍の周波数成分が発生しても、その
不要周波数成分を除去することにより、PLL回
路によつてタイミング信号を正確に抽出すること
のできるタイミング信号抽出方式を提供するもの
である。
以下、本発明の実施例を図面を用いて説明す
る。
る。
第２図は本発明によるタイミング信号抽出方式
の一実施例を示す主要部のブロツク図であり、同
図において、１は受信ベースバンドスプリツトフ
エーズ信号が入力される入力端子、２は前記スプ
リツトフエーズ信号の立上りおよび立下りをそれ
ぞれ検出して幅の狭いパルスの波形変換抽出信号
を出力する論理微分回路、３はアンドゲート、４
はインバータ、５はアンドゲート、６は前記アン
ドゲート３の出力信号により一定周期のパルスを
発生する単発パルス発生回路としてのモノステー
ブルマルチ、７はモノステーブルマルチ６からの
パルス信号を入力としかつこの入力信号に対して
周波数が一致するとともに位相がπ／２だけずれ
たパルス信号を出力するPLL回路であり、この
PLL回路７は位相比較器８、ローパスフイルタ
９および電圧制御発振器（VCO）１０から構成
されている。１１はPLL回路７の出力パルスを
インバータ１３で反転したパルスにより前記スプ
リツトフエーズ信号を読み込み復調したデータに
変換するＤ形フリツプフロツプ（Ｄ―FF）、１２
はＤ形フリツプフロツプ１１の出力データを
PLL回路７の出力パルスにより読み込みそのデ
ータが一定ビツト数連続して“１”、“０”の繰返
し信号を検出した際に一致信号を出力する一致検
出回路であり、アンドゲート５にはPLL回路７
の出力パルスと一致検出回路１２の一致信号が入
力され、そしてアンドゲート３には論理微分回路
２からの波形変換抽出信号とアンドゲート５の出
力信号をインバータ４で反転した出力信号が入力
されている。なお、１４はＤ形フリツプフロツプ
１１にて復調されたデータ信号をを取り出す出力
端子である。
の一実施例を示す主要部のブロツク図であり、同
図において、１は受信ベースバンドスプリツトフ
エーズ信号が入力される入力端子、２は前記スプ
リツトフエーズ信号の立上りおよび立下りをそれ
ぞれ検出して幅の狭いパルスの波形変換抽出信号
を出力する論理微分回路、３はアンドゲート、４
はインバータ、５はアンドゲート、６は前記アン
ドゲート３の出力信号により一定周期のパルスを
発生する単発パルス発生回路としてのモノステー
ブルマルチ、７はモノステーブルマルチ６からの
パルス信号を入力としかつこの入力信号に対して
周波数が一致するとともに位相がπ／２だけずれ
たパルス信号を出力するPLL回路であり、この
PLL回路７は位相比較器８、ローパスフイルタ
９および電圧制御発振器（VCO）１０から構成
されている。１１はPLL回路７の出力パルスを
インバータ１３で反転したパルスにより前記スプ
リツトフエーズ信号を読み込み復調したデータに
変換するＤ形フリツプフロツプ（Ｄ―FF）、１２
はＤ形フリツプフロツプ１１の出力データを
PLL回路７の出力パルスにより読み込みそのデ
ータが一定ビツト数連続して“１”、“０”の繰返
し信号を検出した際に一致信号を出力する一致検
出回路であり、アンドゲート５にはPLL回路７
の出力パルスと一致検出回路１２の一致信号が入
力され、そしてアンドゲート３には論理微分回路
２からの波形変換抽出信号とアンドゲート５の出
力信号をインバータ４で反転した出力信号が入力
されている。なお、１４はＤ形フリツプフロツプ
１１にて復調されたデータ信号をを取り出す出力
端子である。
第３図は本発明方式において適用される伝送符
号構成を示し、ビツト同期Ｘはビツトの位相合せ
をおこない、フレーム同期Ｙは情報Ｚの先端を区
別するものである。
号構成を示し、ビツト同期Ｘはビツトの位相合せ
をおこない、フレーム同期Ｙは情報Ｚの先端を区
別するものである。
次に上記実施例の動作を第４図を参照して説明
する。第４図Ａに示す受信ベースバンドスプリツ
トフエーズ信号が入力端子１を経由して論理微分
回路２に入力されると、論理微分回路２は第４図
Ｂに示すように、入力信号の立上りおよび立下り
をそれぞれ検出して幅の狭いパルスの波形変換抽
出信号を出力する。この波形変換抽出信号がアン
ドゲート３を通過してモノステーブルマルチ６に
入力されると、モノステーブルマルチ６は第４図
Ｅに示すように、位相比較器８への入力信号をデ
ユテイ50％とするため幅の広い一定周期のパルス
に変換し、その出力パルスをPLL回路７の位相
比較器８に入力する。このPLL回路７は、モノ
ステーブルマルチ６からの第４図Ｅに示す入力信
号に対し電圧制御発振器１０の出力信号の周波数
を一致させかつ位相をπ／２だけずれた状態で安
定させるように動作し電圧制御発振器１０から第
４図Ｆに示す出力信号を出力し、この出力信号が
インバータ１３を経てクロツク信号としてＤ形フ
リツプフロツプ１１に入力される。Ｄ形フリツプ
フロツプ１１には第４図Ａに示すスプリツトフエ
ーズ信号が入力されており、このフリツプフロツ
プ１１は、その入力信号を、電圧制御発振器１０
の出力信号（第４図Ｆ参照）をインバータ１３で
反転した立上りで読み込み、第４図Ｇに示すよう
に復調したNRZの出力データに変換する。一致
検出回路１２は、第４図Ｇに示すＤ形フリツプフ
ロツプ１１からのNRZの出力データを第４図Ｆ
に示す電圧制御発振器１０の出力信号の立上りで
読み込み、一定ビツト数連続して“１”、“０”，
“１”，“０”の繰返し信号を検出すると、第４図
Ｈに示すように前記繰返し信号の一致信号として
“１”を出力する。アンドゲート５は第４図Ｆに
示す電圧制御発振器１０の出力信号と第４図Ｈに
示す一致検出回路１２の出力信号がいずれも
“１”となると“１”を出力し、インバータ４か
らは第４図ｃに示す出力信号を出力してアンドゲ
ート３の一方に入力する。これによつて、アンド
ゲート３は第４図Ｂに示す論理微分回路２の波形
変換抽出信号と第４図ｃに示すインバータ４の出
力信号とを入力とし、第４図Ｄに示すアンド出力
信号を出力することにより、論理微分回路２の波
形変換抽出信号中に“１”または“０”の連鎖が
あつて２倍の周波数成分が発生しても、その不要
周波数成分を除去することができる。
する。第４図Ａに示す受信ベースバンドスプリツ
トフエーズ信号が入力端子１を経由して論理微分
回路２に入力されると、論理微分回路２は第４図
Ｂに示すように、入力信号の立上りおよび立下り
をそれぞれ検出して幅の狭いパルスの波形変換抽
出信号を出力する。この波形変換抽出信号がアン
ドゲート３を通過してモノステーブルマルチ６に
入力されると、モノステーブルマルチ６は第４図
Ｅに示すように、位相比較器８への入力信号をデ
ユテイ50％とするため幅の広い一定周期のパルス
に変換し、その出力パルスをPLL回路７の位相
比較器８に入力する。このPLL回路７は、モノ
ステーブルマルチ６からの第４図Ｅに示す入力信
号に対し電圧制御発振器１０の出力信号の周波数
を一致させかつ位相をπ／２だけずれた状態で安
定させるように動作し電圧制御発振器１０から第
４図Ｆに示す出力信号を出力し、この出力信号が
インバータ１３を経てクロツク信号としてＤ形フ
リツプフロツプ１１に入力される。Ｄ形フリツプ
フロツプ１１には第４図Ａに示すスプリツトフエ
ーズ信号が入力されており、このフリツプフロツ
プ１１は、その入力信号を、電圧制御発振器１０
の出力信号（第４図Ｆ参照）をインバータ１３で
反転した立上りで読み込み、第４図Ｇに示すよう
に復調したNRZの出力データに変換する。一致
検出回路１２は、第４図Ｇに示すＤ形フリツプフ
ロツプ１１からのNRZの出力データを第４図Ｆ
に示す電圧制御発振器１０の出力信号の立上りで
読み込み、一定ビツト数連続して“１”、“０”，
“１”，“０”の繰返し信号を検出すると、第４図
Ｈに示すように前記繰返し信号の一致信号として
“１”を出力する。アンドゲート５は第４図Ｆに
示す電圧制御発振器１０の出力信号と第４図Ｈに
示す一致検出回路１２の出力信号がいずれも
“１”となると“１”を出力し、インバータ４か
らは第４図ｃに示す出力信号を出力してアンドゲ
ート３の一方に入力する。これによつて、アンド
ゲート３は第４図Ｂに示す論理微分回路２の波形
変換抽出信号と第４図ｃに示すインバータ４の出
力信号とを入力とし、第４図Ｄに示すアンド出力
信号を出力することにより、論理微分回路２の波
形変換抽出信号中に“１”または“０”の連鎖が
あつて２倍の周波数成分が発生しても、その不要
周波数成分を除去することができる。
すなわち、本発明は、上記実施例の構成にする
ことにより、伝送符号構成を第３図に示すビツト
同期Ｘ、フレーム同期Ｙおよび情報Ｚとし、デー
タ伝送に際しビツト同期部分Ｘを“１”、“０”、
“１”、“０”の繰返し信号として２倍の周波数成
分が発生しないようにし、かつ該ビツト同期部分
ＸでPLL回路の位相引き込みが完了するように
ビツト同期部分のビツト数とPLL回路の位相引
き込み時間とを設定し、この位相引き込みが完了
したことを検出してから、PLL回路の出力信号
に基づいて前記フレーム周期Ｙおよび情報部分Ｚ
で発生する不要な２倍の周波数成分をマスクして
除去することができる。なお、一致検出回路１２
の一致出力の復旧はデータ受信完了に伴なう信号
で行なえばよい。
ことにより、伝送符号構成を第３図に示すビツト
同期Ｘ、フレーム同期Ｙおよび情報Ｚとし、デー
タ伝送に際しビツト同期部分Ｘを“１”、“０”、
“１”、“０”の繰返し信号として２倍の周波数成
分が発生しないようにし、かつ該ビツト同期部分
ＸでPLL回路の位相引き込みが完了するように
ビツト同期部分のビツト数とPLL回路の位相引
き込み時間とを設定し、この位相引き込みが完了
したことを検出してから、PLL回路の出力信号
に基づいて前記フレーム周期Ｙおよび情報部分Ｚ
で発生する不要な２倍の周波数成分をマスクして
除去することができる。なお、一致検出回路１２
の一致出力の復旧はデータ受信完了に伴なう信号
で行なえばよい。
以上説明したように本発明のタイミング信号抽
出方式によれば、位相引き込み過程で正規の周波
数成分を除去することがなく、安定した引き込み
を行なうことができる。また、データの伝送によ
つて受信ベースバンドスプリツトフエーズ信号に
ジツタが生じ、正規の周波数成分が誤まつて除去
されたりあるいは不要の周波数成分が付加されて
も、PLL回路によつてその部分のみに押えられ
るので、位相反転等以降に影響の残ることがな
く、データを正確に取り出すことができる効果が
ある。
出方式によれば、位相引き込み過程で正規の周波
数成分を除去することがなく、安定した引き込み
を行なうことができる。また、データの伝送によ
つて受信ベースバンドスプリツトフエーズ信号に
ジツタが生じ、正規の周波数成分が誤まつて除去
されたりあるいは不要の周波数成分が付加されて
も、PLL回路によつてその部分のみに押えられ
るので、位相反転等以降に影響の残ることがな
く、データを正確に取り出すことができる効果が
ある。
第１図はスプリツトフエーズ信号の変調過程の
波形図、第２図は本発明によるタイミング信号抽
出方式の一実施例を示す主要部のブロツク図、第
３図は本発明方式において適用する伝送符号構成
を示す図、第４図は第２図に示す主要部分の波形
図である。 ２…論理微分回路、３…アンドゲート、４…イ
ンバータ、５…アンドゲート、６…モノステーブ
ルマルチ、７…PLL回路、８…位相比較器、９
…ローパスフイルタ、１０…電圧制御発振器
（VCO）、１１…Ｄ形フリツプフロツプ（Ｄ―
FF）、１２…一致検出回路、１３…インバータ。
波形図、第２図は本発明によるタイミング信号抽
出方式の一実施例を示す主要部のブロツク図、第
３図は本発明方式において適用する伝送符号構成
を示す図、第４図は第２図に示す主要部分の波形
図である。 ２…論理微分回路、３…アンドゲート、４…イ
ンバータ、５…アンドゲート、６…モノステーブ
ルマルチ、７…PLL回路、８…位相比較器、９
…ローパスフイルタ、１０…電圧制御発振器
（VCO）、１１…Ｄ形フリツプフロツプ（Ｄ―
FF）、１２…一致検出回路、１３…インバータ。
Claims (1)
- １ ２倍のタイミング周波数をもつベースバンド
スプリツトフエーズ信号からタイミング信号を抽
出する方式において、前記スプリツトフエーズ信
号の立上りおよび立下りをそれぞれ検出して幅の
狭いパルスの波形変換抽出信号を出力する論理微
分回路と、この論理微分回路からの波形変換抽出
信号により一定周期のパルスを発生する単発パル
ス発生回路と、この単発パルス発生回路からのパ
ルス信号を入力しかつ該入力信号に対して周波数
が一致するとともに位相がπ／２だけずれたパル
ス信号を出力するPLL回路と、このPLL回路の
出力信号により前記スプリツトフエーズ信号を読
み込み復調したデータに変換するＤ形フリツプフ
ロツプと、このＤ形フリツプフロツプの出力デー
タを前記PLL回路の出力信号により読み込みそ
のデータが一定ビツト数連続して“１”、“０”の
繰返し信号を検出した際に一致信号を出力する一
致検出回路と、この一致検出回路の一致信号と前
記PLL回路の出力信号を入力とする第１のアン
ドゲートと、この第１のアンドゲートのアンド出
力により前記論理微分回路から前記単発パルス発
生回路に入力される波形変換抽出信号を制御する
第２のアンドゲートからなり、伝送符号構成をビ
ツト同期、フレーム同期および情報とし、前記ビ
ツト同期部分を“１”、“０”の繰返し信号として
該ビツト同期部分で前記PLL回路の位相引き込
みを完了するようにし、前記ビツト同期の“１”、
“０”の繰返し信号を一定数以上連続して検出し
た場合前記PLL回路の出力信号に基づいて前記
フレーム同期および情報部分で発生する不要な２
倍のタイミング周波数成分を除去するようにした
ことを特徴とするタイミング信号抽出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153179A JPS5854766A (ja) | 1981-09-28 | 1981-09-28 | タイミング信号抽出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153179A JPS5854766A (ja) | 1981-09-28 | 1981-09-28 | タイミング信号抽出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854766A JPS5854766A (ja) | 1983-03-31 |
| JPH023579B2 true JPH023579B2 (ja) | 1990-01-24 |
Family
ID=15556771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153179A Granted JPS5854766A (ja) | 1981-09-28 | 1981-09-28 | タイミング信号抽出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854766A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4812645B2 (ja) * | 2007-02-07 | 2011-11-09 | 株式会社オートネットワーク技術研究所 | データ伝送システム及びデータ伝送方法 |
-
1981
- 1981-09-28 JP JP56153179A patent/JPS5854766A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854766A (ja) | 1983-03-31 |
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