JP3088433B2 - Ｍｓｋ復調装置 - Google Patents
Ｍｓｋ復調装置Info
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- JP3088433B2 JP3088433B2 JP02102647A JP10264790A JP3088433B2 JP 3088433 B2 JP3088433 B2 JP 3088433B2 JP 02102647 A JP02102647 A JP 02102647A JP 10264790 A JP10264790 A JP 10264790A JP 3088433 B2 JP3088433 B2 JP 3088433B2
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- Japan
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- clock
- signal
- msk
- circuit
- data
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MSK（Minimum Shift Keying）復調回路に
関する。
関する。
更に詳述すれば、本発明はパーソナル無線，自動車電
話，コードレス電話などに適用可能な、MSK復調回路に
関するものである。
話，コードレス電話などに適用可能な、MSK復調回路に
関するものである。
従来から、MSK（Minimum Shift Keying）方式は、デ
ィジタル信号をアナログ信号として伝送する変調方式に
おいて、狭帯域伝送が可能な実用性の高い変調方式とし
て、特に移動通信分野において、広く用いられている。
ィジタル信号をアナログ信号として伝送する変調方式に
おいて、狭帯域伝送が可能な実用性の高い変調方式とし
て、特に移動通信分野において、広く用いられている。
このMSK方式は、２値のディジタル値を２種類の周波
数f1とf2に対応させて変調するFSK（Frequency Shift K
eying）の一種であるが、データの変化点において連続
位相となるように、変調指数を0.5に選定するものであ
る。すなわち、ディジタルデータの伝送レートをF bps
とすると （f1−f2）/F＝0.5 の関係となっている。
数f1とf2に対応させて変調するFSK（Frequency Shift K
eying）の一種であるが、データの変化点において連続
位相となるように、変調指数を0.5に選定するものであ
る。すなわち、ディジタルデータの伝送レートをF bps
とすると （f1−f2）/F＝0.5 の関係となっている。
この信号の復調回路については、従来から色々と考案
されているが、1200bps（f1＝1800Hz,f2＝1200Hz）〜24
00bps（f1＝2400Hz,f2＝1200Hz）の伝送速度において集
積回路化され広く用いられている方式は、遅延検波方式
である。第５図（Ａ）に、かかる遅延検波方式のブロッ
ク図を示す。第５図（Ｂ）はMSK方式の被変調波形例を
示す。第６図は、第５図（Ａ）に示した各ブロックの出
力信号Ａ〜Ｈを示す。
されているが、1200bps（f1＝1800Hz,f2＝1200Hz）〜24
00bps（f1＝2400Hz,f2＝1200Hz）の伝送速度において集
積回路化され広く用いられている方式は、遅延検波方式
である。第５図（Ａ）に、かかる遅延検波方式のブロッ
ク図を示す。第５図（Ｂ）はMSK方式の被変調波形例を
示す。第６図は、第５図（Ａ）に示した各ブロックの出
力信号Ａ〜Ｈを示す。
すなわち、第５図（Ａ）および第６図に示すように、
入力されたMSK信号にはジッタ・ノイズが含まれてい
る。まず帯域フィルタ50でノイズが除去され（第６図:
A）、第１の波形整形部51（コンパレータが用いられ
る）によりディジタル信号に変換される（第６図:B）。
入力されたMSK信号にはジッタ・ノイズが含まれてい
る。まず帯域フィルタ50でノイズが除去され（第６図:
A）、第１の波形整形部51（コンパレータが用いられ
る）によりディジタル信号に変換される（第６図:B）。
次段の遅延検波部52では、データレートの８倍以上、
一般には数十倍の周波数でサブサンプリングが行われ、
数十ビット（データレート１ビット分に相当）だけシフ
トされた信号（第６図:C）が得られ、第６図Ｂの信号と
排他的論理和（Ex−OR）演算が行われ、第６図Ｄの信号
が出力される。
一般には数十倍の周波数でサブサンプリングが行われ、
数十ビット（データレート１ビット分に相当）だけシフ
トされた信号（第６図:C）が得られ、第６図Ｂの信号と
排他的論理和（Ex−OR）演算が行われ、第６図Ｄの信号
が出力される。
低域フィルタ53では、ジッタにより発生するグリッジ
を除去し、第６図Ｅの信号を得る。第２の波形整形部54
（コンパレータが用いられる）では再びディジタル信号
に変換され（第６図:F）、クロック再生部（DPLL）55に
て第６図Ｆの信号から再生クロックが抽出され（第６
図:H）、その再生クロックにより再生クロックに同期し
た再生データ（第６図:G）が形成される。
を除去し、第６図Ｅの信号を得る。第２の波形整形部54
（コンパレータが用いられる）では再びディジタル信号
に変換され（第６図:F）、クロック再生部（DPLL）55に
て第６図Ｆの信号から再生クロックが抽出され（第６
図:H）、その再生クロックにより再生クロックに同期し
た再生データ（第６図:G）が形成される。
上述した各ブロックのうち、帯域フィルタ50および低
域フィルタ53はアナログ回路である。遅延検波部52およ
びクロック再生部55はディジタル回路である。また、第
１および第２の波形整形部51,54はアナログ／ディジタ
ル変換回路である。
域フィルタ53はアナログ回路である。遅延検波部52およ
びクロック再生部55はディジタル回路である。また、第
１および第２の波形整形部51,54はアナログ／ディジタ
ル変換回路である。
しかしながら、第５図（Ａ）に示した従来の回路に
は、以下に列挙する欠点（１）〜（４）がみられる。
は、以下に列挙する欠点（１）〜（４）がみられる。
（１）アナログ→ディジタル→アナログ→ディジタルと
いうように２度アナログ／ディジタル変換を行っている
ため、回路構成が複雑になる。
いうように２度アナログ／ディジタル変換を行っている
ため、回路構成が複雑になる。
しかも、ディジタル処理時にはジッタによるグリッジ
を除去する回路が必要となる。
を除去する回路が必要となる。
（２）クロック再生時においては、再生データのエッジ
によりDPLLに同期する方式が採られるため、データ伝送
に先立ってビット同期データ（0101の繰り返しパター
ン）が必要となる。
によりDPLLに同期する方式が採られるため、データ伝送
に先立ってビット同期データ（0101の繰り返しパター
ン）が必要となる。
（３）データ伝送時においてデータに０または１が続い
て切り替りエッジが出現しないとDPLLは働かないので、
この間、再生クロックはフリーラン状態となる。そこ
で、この時に同期はずれを起さないためには、MSK信号
のビットレートと周波数が正確に一致するクロックを作
り出すための正確な原クロックが必要となる。
て切り替りエッジが出現しないとDPLLは働かないので、
この間、再生クロックはフリーラン状態となる。そこ
で、この時に同期はずれを起さないためには、MSK信号
のビットレートと周波数が正確に一致するクロックを作
り出すための正確な原クロックが必要となる。
すなわち、水晶発振器による正確なクロック（例え
ば、3.6864MHz）が必要となる。
ば、3.6864MHz）が必要となる。
（４）遅延検波部において、サブサンプルを行うため
の、多ビット（例えば、16ビット以上）のシフトレジス
タが必要となり、回路規模が大きくなってしまう。
の、多ビット（例えば、16ビット以上）のシフトレジス
タが必要となり、回路規模が大きくなってしまう。
よって本発明の第１の目的は、アナログ／ディジタル
変換を１回のみ行うことにより、MSK復調を可能とした
装置を提供することにする。
変換を１回のみ行うことにより、MSK復調を可能とした
装置を提供することにする。
本発明の第２の目的は、クロック再生時においてデー
タの切り替りエッジを必要とせず、従ってビット同期デ
ータなしにデータを再生でき０または１が続いても同期
はずれを起さないよう構成したMSK復調装置を提供する
ことにある。
タの切り替りエッジを必要とせず、従ってビット同期デ
ータなしにデータを再生でき０または１が続いても同期
はずれを起さないよう構成したMSK復調装置を提供する
ことにある。
本発明の第３の目的は、MSK信号のビーレートに正確
に一致するクロックを作り出すためのビットレートのＮ
倍の原クロックを必要とせず、これにより、システム中
の他の部分（CPUや他のジネレータ等）に使用している
クロックを共用できるよう構成したMSK復調装置を提供
することにある。
に一致するクロックを作り出すためのビットレートのＮ
倍の原クロックを必要とせず、これにより、システム中
の他の部分（CPUや他のジネレータ等）に使用している
クロックを共用できるよう構成したMSK復調装置を提供
することにある。
［課題を解決するための手段］ 上記の目的を達成するために、本発明に係るMSK復調
装置は、ディジタルデータの“0"または“1"に対応する
周波数をf1,f2としたとき、f1＝2f2の関係を有するMSK
方式により変調された入力信号をゼロクロス信号の形態
で入力するMSK復調装置であって、前記ゼロクロス信号
に対応したパルスのエッジを検出するエッジ検出手段
と、前記検出されたエッジに基づいて第１の基準クロッ
クに含まれるパルスをマスクすると共に、または、前記
検出されたエッジに基づいて第２の基準クロック中にパ
ルスを挿入すると共に、該第１の基準クロックまたは第
２の基準クロックを分周することにより、前記入力信号
に同期した再生クロックの２倍の周波数を有する第１の
クロックを形成する手段と、前記第１のクロックにより
前記ゼロクロス信号に対応したパルスを取り込み、且つ
シフトさせるシフトレジスタと、前記シフトレジスタの
出力信号をデコードするデコード手段と、前記第１のク
ロックを1/2分周して前記入力信号に同期した再生クロ
ックを形成する第２の分周手段と、前記デコード手段の
出力を前記再生クロックにより同期させて再生データを
形成する再生データ形成手段とを有するものである。
装置は、ディジタルデータの“0"または“1"に対応する
周波数をf1,f2としたとき、f1＝2f2の関係を有するMSK
方式により変調された入力信号をゼロクロス信号の形態
で入力するMSK復調装置であって、前記ゼロクロス信号
に対応したパルスのエッジを検出するエッジ検出手段
と、前記検出されたエッジに基づいて第１の基準クロッ
クに含まれるパルスをマスクすると共に、または、前記
検出されたエッジに基づいて第２の基準クロック中にパ
ルスを挿入すると共に、該第１の基準クロックまたは第
２の基準クロックを分周することにより、前記入力信号
に同期した再生クロックの２倍の周波数を有する第１の
クロックを形成する手段と、前記第１のクロックにより
前記ゼロクロス信号に対応したパルスを取り込み、且つ
シフトさせるシフトレジスタと、前記シフトレジスタの
出力信号をデコードするデコード手段と、前記第１のク
ロックを1/2分周して前記入力信号に同期した再生クロ
ックを形成する第２の分周手段と、前記デコード手段の
出力を前記再生クロックにより同期させて再生データを
形成する再生データ形成手段とを有するものである。
かかる構成を有する本発明によれば、 伝送レートと周波数が正確に一致するクロックを作り
出すための正確な原クロックが必要ない。
出すための正確な原クロックが必要ない。
シフトレジスタと、このシフトレジスタの出力をデコ
ードするデコード手段により、MSK変調信号を復調する
ことができる。
ードするデコード手段により、MSK変調信号を復調する
ことができる。
本発明のような小規模な回路構成であっても、従来の
回路に比べ、受信データの品質が低下したときにも同期
クロックの位相ずれが少なく、連続誤りを発生しにくい
という作用・効果が得られる。
回路に比べ、受信データの品質が低下したときにも同期
クロックの位相ずれが少なく、連続誤りを発生しにくい
という作用・効果が得られる。
以下、本発明の実施例を詳細に説明する。
実施例１ 第１図は、本発明の一実施例を示すブロック図であ
る。本図において、２は帯域フィルタ、４は波形整形回
路、６は３ビットシフトレジスタ、８はエッジ検出回
路、10はANDゲート、12はインバータ、14はパルスマス
ク回路、16は1/2N分周器、18は1/2分周器、20はデコー
ダ、22はF/F（フリップフロップ）回路である。
る。本図において、２は帯域フィルタ、４は波形整形回
路、６は３ビットシフトレジスタ、８はエッジ検出回
路、10はANDゲート、12はインバータ、14はパルスマス
ク回路、16は1/2N分周器、18は1/2分周器、20はデコー
ダ、22はF/F（フリップフロップ）回路である。
第２図は、第１図に示されている各部の出力信号波形
を示す。
を示す。
第１図に示した帯域フィルタ２と波形整形回路４は、
第５図中の帯域フィルタ50と波形整形部51と原理，作用
とも同じ働きのものである。そして、その他のブロック
はすべてディジタル回路である。
第５図中の帯域フィルタ50と波形整形部51と原理，作用
とも同じ働きのものである。そして、その他のブロック
はすべてディジタル回路である。
ディジタルデータの“0"に対応するMSKの周波数をf1
とし、“1"に対応するMSKの周波数をf2とし、データ伝
送レートをF bpsとすると、MSK信号であるための条件と
して （f1−f2）/F＝0.5 …（１） さらに本実施例では f1＝2f2 …（２） なる関係を有するものとする。
とし、“1"に対応するMSKの周波数をf2とし、データ伝
送レートをF bpsとすると、MSK信号であるための条件と
して （f1−f2）/F＝0.5 …（１） さらに本実施例では f1＝2f2 …（２） なる関係を有するものとする。
説明をより具体化するためf1＝2400Hz,f2＝1200Hz,F
＝2400bpsとした場合について説明する。
＝2400bpsとした場合について説明する。
本回路のディジタル部分の動作の基準となるクロック
fsの周波数を fs/（2N+1＋１）＜Ｆ＜fs/2N+1 …（３） N:整数 となるように選ぶ。ここで、Ｎは任意の整数であり、こ
れを大きくすると、再生クロックに含まれるジッタは少
なくなるとともに再生データのビットエラー率は向上す
るが、一方、無入力状態からMSK信号が入った時、再生
クロックがMSK信号に同期して正しいデータを再生する
までの引き込み時間が長くなる。本実施例ではＮ＝３と
している。
fsの周波数を fs/（2N+1＋１）＜Ｆ＜fs/2N+1 …（３） N:整数 となるように選ぶ。ここで、Ｎは任意の整数であり、こ
れを大きくすると、再生クロックに含まれるジッタは少
なくなるとともに再生データのビットエラー率は向上す
るが、一方、無入力状態からMSK信号が入った時、再生
クロックがMSK信号に同期して正しいデータを再生する
までの引き込み時間が長くなる。本実施例ではＮ＝３と
している。
（３）式に本実施例の値を入れると、 38.4＜fs＜40.8（kHz） …（４） となるので、本実施例ではfsを40kHz前後に設定してい
る。
る。
次に、本実施例の動作を説明する。
入力されたMSK信号は帯域フィルタ２および波形整
形回路４を介してのようなディジタル信号になる。
形回路４を介してのようなディジタル信号になる。
次に、ディジタル信号の変化点を検出するエッジ検
出回路８を通って信号となる。
出回路８を通って信号となる。
基準クロックfsは1/2N分周器16で分周されるが、そ
の前段にパルスマスク回路14を通っており、信号がが
“1"のときfsの１クロック分がマスクされる。すなわち
信号は信号がない時はfs/2Nのクロック、信号有
る時はfs/（2N＋１）のクロックとなる。
の前段にパルスマスク回路14を通っており、信号がが
“1"のときfsの１クロック分がマスクされる。すなわち
信号は信号がない時はfs/2Nのクロック、信号有
る時はfs/（2N＋１）のクロックとなる。
信号は信号が“0"状態で且つMSK信号のエッジを
検出した時に“1"を出力するようになっている。
検出した時に“1"を出力するようになっている。
MSKエッジの検出時に信号が“0"であると、1/2N分
周器16に入力されるfsを１クロックマスクして信号が
遅れるように動作し、MSKエッジ検出時に信号が“1"
であると信号はfs/2Nとなり、（３）式の関係からMSK
エッジに対して進むように働き、これにより信号の立
ち下がりがMSKのエッジに一致するように動作する。す
なわち第１図の破線で囲まれた部分は、非常に簡単なDP
LL（Digital Phase Locked Loop）を構成していること
になる。
周器16に入力されるfsを１クロックマスクして信号が
遅れるように動作し、MSKエッジ検出時に信号が“1"
であると信号はfs/2Nとなり、（３）式の関係からMSK
エッジに対して進むように働き、これにより信号の立
ち下がりがMSKのエッジに一致するように動作する。す
なわち第１図の破線で囲まれた部分は、非常に簡単なDP
LL（Digital Phase Locked Loop）を構成していること
になる。
一方、３ビットシフトレジスタ６は信号を信号の
立ち上りに同期してシフトする。デコーダ20はこのシフ
トレジスタの出力QA,QB,QCを入力して、次の表１に示す
ような論理演算を行う。具体的な回路を第３図に示す。
立ち上りに同期してシフトする。デコーダ20はこのシフ
トレジスタの出力QA,QB,QCを入力して、次の表１に示す
ような論理演算を行う。具体的な回路を第３図に示す。
なお、表１において入力“000"および“111"は原理的
に存在しないが、エラーを生じたときのために設けてあ
る。
に存在しないが、エラーを生じたときのために設けてあ
る。
３ビットシフトレジスタ６の出力信号およびデ
コーダ20の出力信号は、それぞれ第２図に示すような
波形となる。
コーダ20の出力信号は、それぞれ第２図に示すような
波形となる。
1/2分周器18の出力信号は初期状態によりと′
の２種類の波形になる可能性があるが、信号の波形は
（1/F）の全区間において正しい復調結果を出力してい
るので、信号を信号の立ち上りでサンプルすること
により、信号の時は信号、信号′の時は信号′
となるように再生データと再生クロックの位相関係を一
定となるようにすることができる。
の２種類の波形になる可能性があるが、信号の波形は
（1/F）の全区間において正しい復調結果を出力してい
るので、信号を信号の立ち上りでサンプルすること
により、信号の時は信号、信号′の時は信号′
となるように再生データと再生クロックの位相関係を一
定となるようにすることができる。
また第１図において、パルスマスク回路14の代りにパ
ルススタッフ回路を用いることもできる。すなわち、ゼ
ロクロス信号のエッジ部でクロックfsの１クロックをマ
スクして遅らせる代りに、１クロック分を挿入して速く
してゼロクロス信号に同期させればよい。この場合、ク
ロックfsは、 fs/2N+1＜Ｆ＜fs/（2N+1−１） …（５） を満足するように選ぶ。
ルススタッフ回路を用いることもできる。すなわち、ゼ
ロクロス信号のエッジ部でクロックfsの１クロックをマ
スクして遅らせる代りに、１クロック分を挿入して速く
してゼロクロス信号に同期させればよい。この場合、ク
ロックfsは、 fs/2N+1＜Ｆ＜fs/（2N+1−１） …（５） を満足するように選ぶ。
また、点線内を本格的なDPLLまたはアナログPLLとす
ることももちろん可能である。
ることももちろん可能である。
実施例２ 本発明はf1＝2f2の場合に特に有効であるが、1200bps
のMSK復調装置のような2f1＝3f2、Ｆ＝f2のような場合
にも適用できる。すなわち、基準クロックfsの周波数を fs/（３・2N+1＋１）＜Ｆ＜fs/3・2N+1 …（パルスマスク回路用いた場合） fs/3・2N+1＜Ｆ＜fs/（３・2N+1−１） …（パルススタッフ回路を用いた場合） となるように選ぶ。
のMSK復調装置のような2f1＝3f2、Ｆ＝f2のような場合
にも適用できる。すなわち、基準クロックfsの周波数を fs/（３・2N+1＋１）＜Ｆ＜fs/3・2N+1 …（パルスマスク回路用いた場合） fs/3・2N+1＜Ｆ＜fs/（３・2N+1−１） …（パルススタッフ回路を用いた場合） となるように選ぶ。
Ｎ＝３のときマスクパルス回路を使用した場合、58kH
z前後の基準クロックを用いればよい。
z前後の基準クロックを用いればよい。
本実施例におけるシフトレジスタおよびデコーダ部分
を第４図に示す。第４図では、５ビットのシフトレジス
タを用い、第１番目，第２番目，第４番目，第５番目の
データを基にデータを再生することができる。
を第４図に示す。第４図では、５ビットのシフトレジス
タを用い、第１番目，第２番目，第４番目，第５番目の
データを基にデータを再生することができる。
本発明を実施することにより、以下に述べる格別な効
果を得ることができる。
果を得ることができる。
（１）波形整形ブロック以降はすべてディジタル回路と
なり、しかも回路規模は従来に比べてきわめて小さくな
る。
なり、しかも回路規模は従来に比べてきわめて小さくな
る。
（２）再生クロックの同期は、ディジタル被変調信号の
変化点ではなく、変調されたMSK信号の変化点により行
っているので、ビット同期信号を必要としない。
変化点ではなく、変調されたMSK信号の変化点により行
っているので、ビット同期信号を必要としない。
（３）回路全体を動かす基本クロックfsは（３）式を満
足すれば、どのような値でもよく、従来のように、ビッ
トレートＦの正確な整数倍である必要がない。
足すれば、どのような値でもよく、従来のように、ビッ
トレートＦの正確な整数倍である必要がない。
第１図は本発明の一実施例全体を示すブロック図、 第２図は第１図に示されている各部の出力信号を示す波
形図、 第３図は第１図に示されているデコーダ20の詳細な構成
を示す論理回路図、 第４図は本発明のその他の実施例を示すブロック図、 第５図および第６図は従来から知られている遅延検波方
式を説明するための図である。 ２……帯域フィルタ、 ４……波形整形回路、 ６……３ビットシフトレジスタ、 ８……エッジ検出回路、 14……パルスマスク回路、 16……1/2N分周器、 18……1/2分周器、 20……デコーダ、 22……F/F回路。
形図、 第３図は第１図に示されているデコーダ20の詳細な構成
を示す論理回路図、 第４図は本発明のその他の実施例を示すブロック図、 第５図および第６図は従来から知られている遅延検波方
式を説明するための図である。 ２……帯域フィルタ、 ４……波形整形回路、 ６……３ビットシフトレジスタ、 ８……エッジ検出回路、 14……パルスマスク回路、 16……1/2N分周器、 18……1/2分周器、 20……デコーダ、 22……F/F回路。
フロントページの続き (56)参考文献 特開 昭58−71753（ＪＰ，Ａ) 特開 昭54−124662（ＪＰ，Ａ) 特開 昭61−205053（ＪＰ，Ａ) 特開 昭60−146557（ＪＰ，Ａ) 特開 平１−114241（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38
Claims (1)
- 【請求項１】ディジタルデータの“0"または“1"に対応
する周波数をf1,f2としたとき、f1＝2f2の関係を有する
MSK方式により変調された入力信号をゼロクロス信号の
形態で入力するMSK復調装置であって、 前記ゼロクロス信号に対応したパルスのエッジを検出す
るエッジ検出手段と、 前記検出されたエッジに基づいて第１の基準クロックに
含まれるパルスをマスクすると共に、または、前記検出
されたエッジに基づいて第２の基準クロック中にパルス
を挿入すると共に、該第１の基準クロックまたは第２の
基準クロックを分周することにより、前記入力信号に同
期した再生クロックの２倍の周波数を有する第１のクロ
ックを形成する手段と、 前記第１のクロックにより前記ゼロクロス信号に対応し
たパルスを取り込み、且つシフトさせるシフトレジスタ
と、 前記シフトレジスタの出力信号をデコードするデコード
手段と、 前記第１のクロックを1/2分周して前記入力信号に同期
した再生クロックを形成する第２の分周手段と、 前記デコード手段の出力を前記再生クロックにより同期
させて再生データを形成する再生データ形成手段と を有することを特徴とするMSK復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02102647A JP3088433B2 (ja) | 1990-04-18 | 1990-04-18 | Ｍｓｋ復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02102647A JP3088433B2 (ja) | 1990-04-18 | 1990-04-18 | Ｍｓｋ復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04945A JPH04945A (ja) | 1992-01-06 |
| JP3088433B2 true JP3088433B2 (ja) | 2000-09-18 |
Family
ID=14333034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02102647A Expired - Lifetime JP3088433B2 (ja) | 1990-04-18 | 1990-04-18 | Ｍｓｋ復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088433B2 (ja) |
-
1990
- 1990-04-18 JP JP02102647A patent/JP3088433B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04945A (ja) | 1992-01-06 |
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