JPS6180933A - 復調回路 - Google Patents
復調回路Info
- Publication number
- JPS6180933A JPS6180933A JP20306084A JP20306084A JPS6180933A JP S6180933 A JPS6180933 A JP S6180933A JP 20306084 A JP20306084 A JP 20306084A JP 20306084 A JP20306084 A JP 20306084A JP S6180933 A JPS6180933 A JP S6180933A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- comparator
- signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はシ話加入者線を用いてデータ伝送を行なう１祭
に用Ａられる復調回路、さらに詳しく云えば、伝送速度
ｆＯに対し２周波数の内の１周波数にｆＯ／２を、他の
１周波にｆＯを用い、各周波ａ？バイナリ−の送信デー
タの各状態に対応させるとともに周波Ｍｆ０／２、ｆ０
の波形を位相が連続するように組合わせた位相連続バイ
ナリ−ＦＳＫ信号（Ｍ ８ Ｋ信号と云う）を同期検波
して復調する回路に関する。
に用Ａられる復調回路、さらに詳しく云えば、伝送速度
ｆＯに対し２周波数の内の１周波数にｆＯ／２を、他の
１周波にｆＯを用い、各周波ａ？バイナリ−の送信デー
タの各状態に対応させるとともに周波Ｍｆ０／２、ｆ０
の波形を位相が連続するように組合わせた位相連続バイ
ナリ−ＦＳＫ信号（Ｍ ８ Ｋ信号と云う）を同期検波
して復調する回路に関する。
（従来の技術）
電話加入者線を用すてデータ伝送を行なう場合、伝送路
上で発生する歪の影響が少なり高品質のデータ伝送が穫
請される。
上で発生する歪の影響が少なり高品質のデータ伝送が穫
請される。
（発明の目的）
本発明の目的は上述の要請全可能とするため、ｆ０／２
、ｆ０の周波数音用いたＭＳＫ受信信号を同期検波方式
によゆ復調する復調回路を提供することにある。
、ｆ０の周波数音用いたＭＳＫ受信信号を同期検波方式
によゆ復調する復調回路を提供することにある。
（発明の構成）
前記目的を達成するために本発明による復調回路は伝送
速／ｆｆｏに対し、２周波数の内の１周波数にｆｏ／２
を、他の１周波にｆｏを用い、各周波数をバイナリ−の
送信データの各状朋に対応させるとともに周波？ｉｆ０
／２、ｆ０の波形を位相が連続するように組合わせた位
相連αバイナ１−ＦＳＫ信号を４比重幅する等比重篇回
路と、受信２（良信号の撮唱の中央を基準レベルに設定
してあり、前記等化増幅回路の出力を２イ直信号に変換
する第１の比較器と、前記２値信号の変換点に同期した
周波数２ｆｏのクロックを出力する第１のディジタル位
相同期回路と、前記周波数２ｆｏのクロックを２分周す
る一分周回洛と、前記１７２分周回路出力の位相を調整
する乃（目脂と、前記移相４出力と前記第１の比較器出
力を刺箕する乗算回路と、前記乗算回路出力の高周波成
分を除去する低、戴ろ波器と、前記低域ろ波器の出力レ
ベルの中央に基準レベルを設定してあり、前記低域ろ波
器の出力の２値信号を識別してディジタル信号を出力す
る第２の比較器と、前記第２の比較器出力の２値信号を
入力とし、 １この２：良信号のｌＫ換点
に同期したクロックｆ。
速／ｆｆｏに対し、２周波数の内の１周波数にｆｏ／２
を、他の１周波にｆｏを用い、各周波数をバイナリ−の
送信データの各状朋に対応させるとともに周波？ｉｆ０
／２、ｆ０の波形を位相が連続するように組合わせた位
相連αバイナ１−ＦＳＫ信号を４比重幅する等比重篇回
路と、受信２（良信号の撮唱の中央を基準レベルに設定
してあり、前記等化増幅回路の出力を２イ直信号に変換
する第１の比較器と、前記２値信号の変換点に同期した
周波数２ｆｏのクロックを出力する第１のディジタル位
相同期回路と、前記周波数２ｆｏのクロックを２分周す
る一分周回洛と、前記１７２分周回路出力の位相を調整
する乃（目脂と、前記移相４出力と前記第１の比較器出
力を刺箕する乗算回路と、前記乗算回路出力の高周波成
分を除去する低、戴ろ波器と、前記低域ろ波器の出力レ
ベルの中央に基準レベルを設定してあり、前記低域ろ波
器の出力の２値信号を識別してディジタル信号を出力す
る第２の比較器と、前記第２の比較器出力の２値信号を
入力とし、 １この２：良信号のｌＫ換点
に同期したクロックｆ。
を出力する第２のディジタル位相同期回路と、前記第２
の位相同期回路の出力により動作し、前記第２の比４［
！２５の２値信号全ラッチし識別する第１のラッチ回路
と、前記第１のラッチ回路出力をラッチする第２のラッ
チ回路と、第２のラッチ回路出力と第１のラッチ回路出
力とを入力とする排他的論理和回路とからなり、前記位
相連続バイナＩＪ−ＦＳＫ信号を識別再生するように構
成しである。
の位相同期回路の出力により動作し、前記第２の比４［
！２５の２値信号全ラッチし識別する第１のラッチ回路
と、前記第１のラッチ回路出力をラッチする第２のラッ
チ回路と、第２のラッチ回路出力と第１のラッチ回路出
力とを入力とする排他的論理和回路とからなり、前記位
相連続バイナＩＪ−ＦＳＫ信号を識別再生するように構
成しである。
前記構成によれば、本発明の目的は完全に達成される。
（実 梅 列）
以下、図面をゐ照して本発明をさらに詳しく説明する。
第１図は本発明による復調回路の実楕例を示す回路図で
ある。電話加入者線１３より信号ａとして等化増幅回路
１にＭ Ｓ Ｋ符号が入力される。ＭＳＫ符号は第２図
の変換則に従って作成されたものである。第２図では、
１８゜１９のｆｏ／２の周波数が”ｌ ”に、２０．２
１のｆ。
ある。電話加入者線１３より信号ａとして等化増幅回路
１にＭ Ｓ Ｋ符号が入力される。ＭＳＫ符号は第２図
の変換則に従って作成されたものである。第２図では、
１８゜１９のｆｏ／２の周波数が”ｌ ”に、２０．２
１のｆ。
の周波数が０”シてそれぞれ対応しており、位相を連続
させるため、例えば直前の信号に接続されたｆＯ／２の
信号１ｓ（”ｌ”）の次の信号が“Ｏ”の場合はｆｏの
信号２１が接続され、さらに次の信号がＯ＃の場合はｆ
ｏの信号２１が接続される。この信号２１（”Ｏ”）か
ら＠ＬＩＴに変わる場合は信号１９が接続される。
させるため、例えば直前の信号に接続されたｆＯ／２の
信号１ｓ（”ｌ”）の次の信号が“Ｏ”の場合はｆｏの
信号２１が接続され、さらに次の信号がＯ＃の場合はｆ
ｏの信号２１が接続される。この信号２１（”Ｏ”）か
ら＠ＬＩＴに変わる場合は信号１９が接続される。
このようなＫＪ則に従って作成されたＭＳＫ信号は等化
増幅回路１にｂｗて加入者線１３で発生した歪の等化、
損失の補慣が行なわれ、第３図すに示す波形となる。等
化増幅回路１の出力は第１の比較器２に入力される。第
１の比較器２は等化増幅さ几た受信２値信号の中央を基
準レベルにしており、等化増幅回路１の出力は第３図Ｃ
で示すディジタル信号に変換される。
増幅回路１にｂｗて加入者線１３で発生した歪の等化、
損失の補慣が行なわれ、第３図すに示す波形となる。等
化増幅回路１の出力は第１の比較器２に入力される。第
１の比較器２は等化増幅さ几た受信２値信号の中央を基
準レベルにしており、等化増幅回路１の出力は第３図Ｃ
で示すディジタル信号に変換される。
２（良信号Ｃは２分岐され、一方は第１のディジタル位
相同期回路３に、他方は排他的論理和回路（乗算回路）
６に入力される。
相同期回路３に、他方は排他的論理和回路（乗算回路）
６に入力される。
第１のディジタル位相同期回路３では２値（ｉ号Ｃの変
換点に同期した周波４ｔ２ｆｏのクロックｄが出力され
、■／２分周回路４にお−て、受信信号に同期した周波
数ｆＯのクロックｅに分周される。この周波数ｆＯのク
ロックＣはさらに移相器５に入力され、本検波器の出力
ｇの歪が最小になるように調整される。
換点に同期した周波４ｔ２ｆｏのクロックｄが出力され
、■／２分周回路４にお−て、受信信号に同期した周波
数ｆＯのクロックｅに分周される。この周波数ｆＯのク
ロックＣはさらに移相器５に入力され、本検波器の出力
ｇの歪が最小になるように調整される。
移相器５の出力は第１の比較器２の出力とともに排他的
論理和回路６に入力され、ディジタル的に乗ｊが行なわ
れる。
論理和回路６に入力され、ディジタル的に乗ｊが行なわ
れる。
、排他的論理和回路６の出力ｇは低域ろ波器７を通過子
ることによりその高調波成分が取除かれ、ろ波器７の出
力には２値信号りが出力される。
ることによりその高調波成分が取除かれ、ろ波器７の出
力には２値信号りが出力される。
第２の比較器８はこの２値信号のレベルの中央だ基準レ
ベルを持ち、同レベルに対して入力２値信号りを識別し
、ディジタル信号＆を出力する。このディジタル信号２
は第２のディジタル位相同期回路９とラッチ回路１０に
入力される。
ベルを持ち、同レベルに対して入力２値信号りを識別し
、ディジタル信号＆を出力する。このディジタル信号２
は第２のディジタル位相同期回路９とラッチ回路１０に
入力される。
第２のディジタル位相同期回路９では入力ディジタル信
号ｉの′ＸＸ点点同期した周波ａｆｏのクロックＪが発
生し、このクロックｊにより第１のラッチ回路１０は変
換点のほぼ中央で人力ディ、１． ジタル
信号ｊ？ラッチし、識別結果ｋを出力する。
号ｉの′ＸＸ点点同期した周波ａｆｏのクロックＪが発
生し、このクロックｊにより第１のラッチ回路１０は変
換点のほぼ中央で人力ディ、１． ジタル
信号ｊ？ラッチし、識別結果ｋを出力する。
本復号器の入力Ｃは第３図に示すように同期検波を行な
う際に差動化されるため、ラッチ回路１０の出力は第２
のラッチ回路１１、排他的論理和回路１２よりなる差動
復調回路によυ受信データの再生が行なわれる。すなわ
ち、第１のラッチ回路１０の出力は第２のラッチ回路１
１の出力ｅでラッチされ、このラッチ出力ｅと第１のラ
ッチ回路ｌＯの出力が排他的論理和回路１２０入力とな
り、受信データの再生信号ｍが出力される。
う際に差動化されるため、ラッチ回路１０の出力は第２
のラッチ回路１１、排他的論理和回路１２よりなる差動
復調回路によυ受信データの再生が行なわれる。すなわ
ち、第１のラッチ回路１０の出力は第２のラッチ回路１
１の出力ｅでラッチされ、このラッチ出力ｅと第１のラ
ッチ回路ｌＯの出力が排他的論理和回路１２０入力とな
り、受信データの再生信号ｍが出力される。
（発明の効果）
以上、詳しく説明したように本発明によればｆｏ／２．
ｆｏを用込たＭＳＫ信号の同期検波による復調回路が実
現できる。したがって電話加入者線を用すたデータ伝送
において伝送路の歪に強いという周期検波を生かした高
品質のデータ伝送が行なえるという効果がちる。
ｆｏを用込たＭＳＫ信号の同期検波による復調回路が実
現できる。したがって電話加入者線を用すたデータ伝送
において伝送路の歪に強いという周期検波を生かした高
品質のデータ伝送が行なえるという効果がちる。
第１図は本発明による復調回路の実施例を示す回路１図
、繁２図はｆｏ、ｆＯ／２を用すたＭＳＫ符号の状態遷
移図、第３図は第１図の動作を説明するためのタイムチ
ャートで６る。 １・・・等化増幅回路 ２・・・第１の比較器３・・
・第１のディジタル位相同期回路４・・・１／２分周回
５＠５・・・移相器６・・・排他的論理和回路（乗算回
路）７・・・低域ろ波器 ８・・・第２の比較器９
・・・第２のディジタル位相同期回路１０・・・第１の
ラッチ回路 １１・・・第２のラッチ回路 １２・・・排他的論理和回路 １３・・・電話加入者線
、繁２図はｆｏ、ｆＯ／２を用すたＭＳＫ符号の状態遷
移図、第３図は第１図の動作を説明するためのタイムチ
ャートで６る。 １・・・等化増幅回路 ２・・・第１の比較器３・・
・第１のディジタル位相同期回路４・・・１／２分周回
５＠５・・・移相器６・・・排他的論理和回路（乗算回
路）７・・・低域ろ波器 ８・・・第２の比較器９
・・・第２のディジタル位相同期回路１０・・・第１の
ラッチ回路 １１・・・第２のラッチ回路 １２・・・排他的論理和回路 １３・・・電話加入者線
Claims (1)
- 伝送速度ｆ＿０に対し、２周波数の内の１周波数にｆ＿
０／２を、他の１周波にｆ＿０を用い、各周波数をバイ
ナリーの送信データの各状態に対応させるとともに周波
数ｆ＿０／２、ｆ＿０の波形を位相が連続するように組
合わせた位相連続バイナリーＦＳＫ信号を等化増幅する
等化増幅回路と、受信２値信号の振幅の中央を基準レベ
ルに設定してあり、前記等化増幅回路の出力を２値信号
に変換する第１の比較器と、前記２値信号の変換点に同
期した周波数２ｆ＿０のクロックを出力する第１のディ
ジタル位相同期回路と、前記周波数２ｆ＿０のクロック
を２分周する１／２分周回路と、前記１／２分周回路出
力の位相を調整する移相器と、前記移相器出力と前記第
１の比較器出力を乗算する乗算回路と、前記乗算回路出
力の高周波成分を除去する低域ろ波器と、前記低域ろ波
器の出力レベルの中央に基準レベルを設定してあり、前
記低域ろ波器の出力の２値信号を識別してディジタル信
号を出力する第２の比較器と、前記第２の比較器出力の
２値信号を入力とし、この２値信号の変換点に同期した
クロックｆ＿０を出力する第２のディジタル位相同期回
路と、前記第２のディジタル位相同期回路の出力により
動作し、前記第２の比較器の２値信号をラッチし識別す
る第１のラッチ回路と、前記第１のラッチ回路出力をラ
ッチする第２のラッチ回路と、第２のラッチ回路出力と
第１のラッチ回路出力とを入力とする排他的論理和回路
とからなり、前記位相連続バイナリーＦＳＫ信号を識別
再生するように構成したことを特徴とする復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20306084A JPS6180933A (ja) | 1984-09-28 | 1984-09-28 | 復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20306084A JPS6180933A (ja) | 1984-09-28 | 1984-09-28 | 復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180933A true JPS6180933A (ja) | 1986-04-24 |
Family
ID=16467670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20306084A Pending JPS6180933A (ja) | 1984-09-28 | 1984-09-28 | 復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7720159B2 (en) | 2003-07-23 | 2010-05-18 | Intel Corporation | Receivers for cycle encoded signals |
| US8559530B2 (en) | 2003-07-23 | 2013-10-15 | Intel Corporation | Transmitters providing cycle encoded signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53137658A (en) * | 1977-05-06 | 1978-12-01 | Nec Corp | Demodulating unit |
-
1984
- 1984-09-28 JP JP20306084A patent/JPS6180933A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53137658A (en) * | 1977-05-06 | 1978-12-01 | Nec Corp | Demodulating unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7720159B2 (en) | 2003-07-23 | 2010-05-18 | Intel Corporation | Receivers for cycle encoded signals |
| US8149928B2 (en) | 2003-07-23 | 2012-04-03 | Intel Corporation | Receivers for cycle encoded signals |
| US8559530B2 (en) | 2003-07-23 | 2013-10-15 | Intel Corporation | Transmitters providing cycle encoded signals |
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