JPS5840865B2 - 積分型デイジタル位相判定器 - Google Patents

Description

【発明の詳細な説明】 この発明は、低品質通信回線において、搬送波周板数対
符号嵌送速度が整数倍の位相シフトキーイング（以下Ｐ
ＳＫと略す）信号から符号変換点の位相を高速かつ、安
定に抽出し、かつ各定数をディジタル量で正確に設定可
能な積分形ディジタル位相判定器に関するものである。

従来のこの種の装置は、アナログ回路による電圧制御位
相同期発振器または積分効果のないディジタル位相判定
器で構成されていた。

前者はフィルタ及びアナログ素子などを必要とするので
ＩＣ化には適さず、所望する特性を得るためには種々の
調整を要し、かつ低周波では大形である欠点を持つ。

後者は積分効果がなく、低品質通信回線への使用に対し
ては不安定で安定化のための付加回路を必要とする。

この発明は、以上の点を鑑みてなされたもので、低品質
通信回線用ＰＳＫ通信方式におけるビット同期を高速、
安定に検出する積分形ディジタル位相判定器を提供する
ものである。

以下、第１図に示すこの発明の一実施例について説明す
る。

第１図において、１は入力端子で、通信路から送られて
きたＰＳＫ信号を印加する端子、２は搬送波抽出回路で
、ＰＳＫ入力信号の搬送波成分を抽出し、標本化時間を
検出する。

３は標本化回路で、前記入力端子１の出力を前記搬送波
抽出回路２で検出したタイミングで標本化し二値ディジ
タル量に変換する。

４は符号変換点検出回路で、ＰＳＫ信号の符号変換点で
パルスを発生する回路であるが、変換点が判別可能な限
りの誤りを許す方式である。

５，６は進相、遅相ゲート回路で、論理積をとる。

Ｔは進相位相偏差検出用カウンタで、アップ・ダウンカ
ウンタで構成されている。

８は遅相位相偏差検出用カウンタで、前記進相位相偏差
検出用カウンタ１と同様に、アップ・ダウンカウンタで
構成されている。

９はビット同期パルス発生器であり２××（搬送波周波
数）／（データ伝送速度）で示される段数を持つリング
カウンタで構成されＰＳＫ信号の符号変換点を示す信号
を発生すると共に、前記進相・遅相位相偏差検出用カウ
ンタ７．８のアンプカウントもしくはダウンカウント動
作を制御している。

一方、このビット同期パルス発生器９のクロックは、前
記進相・遅相位相偏差検出用カウンタＴ。

８のオーバーフロー信号により制御されている。

即ち、前記進相位相偏差検出用カウンタ７がオーバーフ
ローすれば、前記ビット同期パルス発生器９のクロック
が１つ追加され、ビット同期パルス発生器９の出力は１
クロツタ分前にずれる。

逆に前記遅相位相偏差検出用カウンタ８がオーバーフロ
ーすれば、ビット同期パルス発生器９の出力は１クロッ
ク分後にずれる。

次に符号云送速度が４００ビット／秒、変調波周波数が
１．２ＫＨｚのＰＳＫ信号を例にとって説明する。

第２図はこのときの各部の波形の一例である。

Ａは前記入力端子１に印加される信号、Ｂ、Ｃは前記信
号Ａより搬送波成分を抽出した信号で、前記搬送波抽出
回路２の出力であり、ＢとＣは位相πだけずれている。

Ｄは前記標本化回路３の出力、Ｅは前記符号変換点検出
回路の出力である。

前記符号変換点信号回路４は、フリップフロップ回路４
ａとＮＯＲ回路４ｂとからなり、前記回路３の出力りが
出力Ｂの２周期分だけ連続した状態になると、高レベル
出力を発生し、変換点符号を示すものである。

また、Ｆはビット同期パルス発生器９の出力であり、こ
の出力が高レベルの時は進相・遅相位相偏差検出用カウ
ンタ７．８をダウンカウンタに、低レベルのときはアッ
プカウンタの状態にする。

Ｇ、Ｈはビット同期パルス発生器９の出力であり、第５
図に示すように、たとえば信号Ｇは信号Ｂを１／６分周
するとともに進相・遅相位相制御されることにより得ら
れた４００Ｈｚのクロック信号であり、信号Ｈも同様に
して得られる。

前記信号Ｇ、Ｈは前記回路９の出力Ｆの立ち上がりに同
期して出力が３周期分だけ高レベルにシフトし、一方前
記出力Ｆの立ち下がりに同期して出力Ｇが２周期分だけ
低レベルにシフトされ、つまり出力Ｆの発生している間
はいずれも高レベルに設定されるものである。

この信号Ｇ、Ｈは進相・遅相偏差検出用カウンタ７．８
に入力され、位相変換点を示す信号Ｅがビット同期パル
ス発生器９の出力信号Ｆのいかなる位相で発生したかを
判別し、進相ならば進相位相偏差検出用カウンタγにク
ロックを印加、遅相ならば遅相位相偏差検出用カウンタ
８にクロックを印加する。

また位相差がなければ前記両カウンタにクロックを印加
するが、信号Ｆにより位相差のない場合は位相偏差検出
用カウンタはダウンカウンタとして働き、その他の場合
はアップカウンタとして働く構造を持つ。

以上の動作ｌこより、信号Ｆの位相より進相で位相変換
点を示す信号Ｅが多く出れば、進相位相偏差検出用カウ
ンタ７がオーバーフローすることにより、信号Ｆの位相
は進相方向にシフトされ、逆に遅相で信号Ｅが多く出れ
ば、信号Ｆの位相は遅相方向にシフトされる。

また位相差零の点で信号Ｅが多く出れば、進相・遅相位
相偏差検出用カウンタはダウンカウントされる。

なお、上記進相・遅相位相偏差検出用カウンタ１．８は
、オーバーフロー信号により任意の値に設定できるが、
オーバーフロー直前の値に設定することにより、高速に
位相零点に追随する構造となっている。

−例として第３図に進相・遅相位相偏差検出用カウンタ
の特性を示す。

以上の結果、出力信号Ｆと符号変換点検出回路の出力信
号Ｅとの位相が異なる場合、ビット同期パルス発生器９
の出力Ｆは高速に信号Ｅの位相に引き込まれる。

出力信号Ｆは信号Ｅのパルスが発生する確率が最も高い
ところで静止し以後進相・遅相位相偏差検出用カウンタ
７．８はダウンカウントされ、誤まった位相に遷移する
確率は小さくなり安定した状態になる。

なお、ＰＳＫ信号の伝送符号変換点の位相を検出する場
合について説明したが、この発明はこれに限らず多重デ
ータ伝送回路のフレーム信号検出雑音に埋った特定パタ
ーンの位相検出などに使用しても良い。

以上のたうに、この発明に係る積分形ディジタル位相判
定器では、低品質通信回線において搬送波周波数対符号
嵌送速度が整数倍のＰＳＫ信号のビット同期を高速かつ
安定に抽出し、また各定数をディジタル量で正確に設定
できる利点をもつ。

【図面の簡単な説明】

第１図は本発明装置の一実施例を示す積分形ディジタル
位相判定器の概略構成図、第２図は第１図における各部
の概略波形図、第３図は第１図における進相・遅相位相
偏差検出用カウンタの入出力特性の一例を示す特性図、
第４図は同実施例の要部を示す回路図、第５図は同実施
例の波形図である。 １・・・・・・入力端子、２・・・・・・搬送波抽出回
路、３・・・・・・標本化回路、４・・・・・・符号変
換点検出回路、５・・・００．進相位相ゲート回路、６
・・・・・・遅相位相ゲート回路、７・・・・・・進相
位相面差検出用カウンタ、８・・・・・・遅相位相偏差
検出用カウンタ、９・・・・・・ピント同期パルス発生
器、Ａ・・・・・・入力信号、Ｂ・・・・・・零位相ク
ロック、Ｃ・・・・・・π位相クロック、Ｄ・・・・・
・標本化回路の出力信号、Ｅ・・・・・・符号変換点検
出回路の出力信号、Ｆ・・・・・・出力信号、Ｇ・・・
・・・進相位相ゲート入力信号、Ｈ・・・・・・遅相位
相ゲート入力信号、■・・・・・・進相位相偏差検出用
カランフクロツク、Ｊ・・・・・・遅相位相偏差検出用
カウンタクロック。 なお、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 搬送波抽出回路、前記搬送波抽出回路の出力で入力
   信号を標本化する標本化回路、前記標本化回路の出力信
   号の信号系列をパターン検出する符号変換点検出回路、
   前記符号変換点検出回路の出力信号を進相位相ゲート入
   力信号と遅相位相ゲート入力信号とにより制御する進相
   ゲート回路及び遅相ゲート回路、前記進相・遅相ゲート
   回路の出力信号をそれぞれのクロックとして持つ進相位
   相偏差検出用カウンタ及び遅相位相偏差検出用カウンタ
   、前記進相・遅相偏差検出用カウンタのオーバーフロー
   出力及び前記搬送波抽出回路の出力をクロックとし前記
   進相・遅相ゲート回路及び前記進相・遅相位相偏差検出
   回路を制御する出力を持つと共に位相同期出力信号と前
   記進相位相ゲート入力信号と遅相位相ゲート入力信号を
   発生するビット同期パルス発生器を備えた積分形ディジ
   タル位相判定器。