JPH04945A - Ｍｓｋ復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＳＫ（Ｍｉｎｉｍｕｍ　５ｈｉｆｔ　Ｋｅ
ｙｉｎｇ）復調回路に関する。

更に詳述すれば、本発明はパーソナル無線、自動車電話
、コードレス電話などに適用可能な、ＭＳＫ復調回路に
関するものである。

［従来の技術］ 従来から、ＭＳＫ（Ｍｉｎｉｇ＋ｕｍ　５ｈｉｆｔ　Ｋ
ｅｙｉｎｇ）方式は、ディジタル信号をアナログ信号と
して伝送する変調方式において、狭帯域伝送が可能な実
用性の高い変調方式として、特に移動通信分野において
、広（用いられている。

このＭＳＫ方式は、２値のディジタル値を２種類の周波
数ｆ、とｆ２に対応させて変調するＦＳＫ（Ｆｒｅｑｕ
ｅｎｃｙ　５ｈｉｆｔ　Ｋｅｙｉｎｇ）の一種であるが
、データの変化点において連続位相となるように、変調
指数を０．５に選定するものである。すなわち、ディジ
タルデータの伝送レートをＦ　ｂｐｓとすると（ｆ、−
ｆ２）／Ｆ＝０．５ の関係となっている。

この信号の復調回路については、従来から色々と考案さ
れているが、１２００ｂｐｓ（ｆ＋＝１８００Ｈｚ、ｆ
２＝１２００Ｈｚ）　〜２４００ｂｐｓ（ｆ＋＝２４０
０Ｈｚ、ｆｚ＝１２００Ｈｚｌの伝送速度において集積
回路化され広く用いられている方式は、遅延検波方式で
ある。第５図（Ａ）に、かかる遅延検波方式のブロック
図を示す。第５図（Ｂ）はＭＳＫ方式の被変調波形例を
示す。第６図は、第５図（Ａ）に示した各ブロックの出
力信号Ａ−Ｈを示す。

すなわち、第５図（Ａ）および第６図に示すように、入
力されたＭＳＫ信号にはジッタ・ノイズが含まれている
。まず帯域フィルタ５０でノイズが除去され（第６図：
Ａ）、第１の波形整形部５１（コンパレータが用いられ
る）によりディジタル信号に変換される（第６図二Ｂ）
。

次段の遅延検波部５２では、データレートの８倍以上、
一般には数十倍の周波数でサブサンプリングが行われ、
数十ビット（データレートｌビット分に相当）だけシフ
トされた信号（第６図：Ｃ）が得られ、第６図Ｂの信号
と排他的論理和（Ｅｘ−ＯＲ）演算が行われ、第６図り
の信号が出力される。

低域フィルタ５３では、ジッタにより発生するグリッジ
を除去し、第６図Ｅの信号を得る。第２の波形整形部５
４（コンパレータが用いられる）では再びディジタル信
号に変換され（第６図二Ｆ）、クロック再生部（ＤＰＬ
Ｌ）　５５にて第６図Ｆの信号から再生クロックが抽出
され（第６図：Ｈ）、その再生クロックにより再生クロ
ックに同期した再生データ（第６図：Ｇ）が形成される
。

上述した各ブロックのうち、帯域フィルタ５０および低
域フィルタ５３はアナログ回路である。遅延検波部５２
およびクロック再生部５５はディジタル回路である。ま
た、第１および第２の波形整形部５１．５４はアナログ
／ディジタル変換回路である。

〔発明が解決しようとする課題〕

しかしながら、第５図（Ａ）に示した従来の回路には、
以下に列挙する欠点（１）〜（４）がみられる。

（１）アナログ−ディジタル−アナログ−ディジタルと
いうように２度アナログ／ディジタル変換を行っている
ため、回路構成が複雑になる。

しかも、ディジタル処理時にはジッタによるグリッジを
除去する回路が必要となる。

（２）クロック再生時においては、再生データのエツジ
によりＤＰＬＬに同期する方式が採られるため、データ
伝送に先立ってビット同期データ（０１０１の繰り返し
パターン）が必要となる。

（３）データ伝送時においてデータに０または１が続い
て切り替りエツジが出現しないとＤＰＬＬは働かないの
で、この間、再生クロックはフリーラン状態となる。そ
こで、この時に同期はずれを起さないためには、ＭＳＫ
信号のビットレートと周波数が正確に一致するクロック
を作り出すための正確な原クロックが必要となる。

すなわち、水晶発振器による正確なりロック（例えば、
３．６８６４ＭＨｚ）が必要となる。

（４）遅延検波部において、サブサンプルを行うための
、多ビット（例えば、１６ビツト以上）のシフトレジス
タが必要となり、回路規模が太き（なってしまう。

よって本発明の第１の目的は、アナログ／ディジタル変
換を１回のみ行うことにより、ＭＳＫ復調を可能とした
装置を提供することにする。

本発明の第２の目的は５クロック再生時においてデータ
の切り替りエツジを必要とせず、従ってビット同期デー
タなしにデータを再生できＯまたは１が続いても同期は
ずれを起さないよう構成したＭＳＫ復調装置を提供する
ことにある。

本発明の第３の目的は、ＭＳＮ信号のビーレートに正確
に一致するクロックを作り出すためのビ・ソトレートの
Ｎ倍の原クロックを必要とせず、これにより、システム
中の他の部分（ＣＰＵや他のシネレータ等）に使用して
いるクロックを共用できるよう構成したＭＳＫ復調装置
を提供することにある。

［課題を解決するための手段］ 本発明に係るＭＳＫ復調装置は、ＭＳＫ方式により変調
された入力信号をゼロクロス信号に変換する変換手段と
、前記変換手段が出力するゼロクロス信号のエツジを検
出して該エツジから前記入力信号に同期したクロックを
形成する手段と、該クロックから前記入力信号に同期し
た再生クロックを形成する手段と、遅延検波手段とを備
え、該遅延検波手段は前記クロックにより前記ゼロクロ
ス信号を取込み、且つシフトさせるレジスタ手段と、該
レジスタ手段の出力信号をデコードするデコード手段と
、該デコード手段の出力を前記再生クロックにより同期
させて再生データを出力する再生データ出力手段とを有
してなることを特徴とするものである。

［作　用］ 本発明では、ＭＳＫ方式により変調された入力信号をゼ
ロクロス信号に変換し、該ゼロクロス信号のエツジから
再生クロックを形成することにより、ビット同期データ
の必要なしに、しかもすばや（入力信号に同期した再生
クロックを形成できる。また、このように構成すること
により、遅延検波のサブサンプリングも従来のように高
速のサブサンプリングを必要とせず、その上少数ビット
のシフトレジスタによって構成できる。

〔実施例〕

以下、本発明の実施例を詳細に説明する。

見立■ユ 第１図は、本発明の一実施例を示すブロック図である。

本図において、２は帯域フィルタ、４は波形整形回路、
６は３ビツトシフトレジスタ、８はエツジ検出回路、１
０はＡＮＤゲート、１２はインバータ、１４はパルスマ
スク回路、１６は％８分周器、１８は坏分周器、２０は
デコーダ、２２はＦ／Ｆ　Ｃフリップフロップ）回路で
ある。

第２図は、第１図に示されている各部の出力信号波形を
示す。

第１図に示した帯域フィルタ２と波形整形回路４は、第
５図中の帯域フィルタ５０と波形整形部５１と原理１作
用とも同じ働きのものである。そして、その他のブロッ
クはすべてディジタル回路である。

ディジタルデータの“Ｏ”に対応するＭＳＨの周波数を
ｆ、とし、“１”に対応するＭＳＫの周波数をｆ２とし
、データ伝送レートをＦ　ｂｐｓとすると、ＭＳＫ信号
であるための条件として （ｆ、−ｆ２）　／Ｆ＝０．５　　　・・・（１）さら
に本実施例では Ｌ＝２ｆ２　　　　　　　・・・（２）なる関係を有す
るものとする。

説明をより具体化するためｆ＋＝２４００Ｈｚ、　ｆｚ
”１２００Ｈｚ、　Ｆ＝２４００ｂｐｓとした場合につ
いて説明する。

本回路のディジタル部分の動作の基準となるクロックｆ
ｓの周波数を ｆｓ／（２”’＋１）＜Ｆ＜ｆｓ／２”’　　−（３）
Ｎ：整数となるように選ぶ。ここで、Ｎは任意の整数で
あり、これを大きくすると、再生クロックに含まれるジ
ッタは少なくなるとともに再生データのビットエラー率
は向上するが、一方、無人力状態からＭＳＫ信号が入っ
た時、再生クロックがＭＳＫ信号に同期して正しいデー
タを再生するまでの引き込み時間が長くなる。本実施例
ではＮ＝３としている。

（３）式に本実施例の値を入れると、 ３８、４＜　ｆｓ＜　４０．８　　（ｋ）Ｉｚ）　　・
＝　（４）となるので、本実施例ではｆｓを４０ｋＨｚ
前後に設定している。

次に、本実施例の動作を説明する。

入力されたＭＳＫ信号信号帯域フィルタ２および波形整
形回路４を介して■のようなディジタル信号になる。

次に、ディジタル信号■の変化点を検出するエツジ検出
回路８を通って信号■となる。

基準クロックｆｓ■は坏８分周器１６で分周されるが、
その前段にパルスマスク回路１４を通っており、信号■
が“１″のときｆｓの１クロツク分がマスクされる。す
なわち信号■は信号■がない時はｆｓ／２”のクロック
、信号■が有る時はｆｓ／（２Ｎ＋１）のクロックとな
る。

信号■は信号■が”０”状態で且つＭＳＫ信号のエツジ
を検出した時に“１“を出力するようになっている。

ＭＳＫエツジの検出時に信号■が“０”であると、Ｈ’
分周器１６に入力されるｆｓを１クロツクマスクして信
号■が遅れるように動作し、ＭＳＫエツジ検出時に信号
■が“１”であると信号■はｆｓ／２’となり、（３）
式の関係からＭＳＫエツジに対して進むように働き、こ
れにより信号■の立ち下がりがＭＳＨのエツジに一致す
るように動作する。

すなわち第１図の破線で囲まれた部分は、非常に簡単な
りＰＬＬ（Ｄｉｇｉｔａｌ　Ｐｈａｓｅ　Ｌｏｃｋｅｄ
　Ｌｏｏｐ）を構成していることになる。

一方、３ビツトシフトレジスタ６は信号■を信号■の立
ち上りに同期してシフトする。デコーダ２０はこのシフ
トレジスタの出力ＱＡ、　Ｑ、、　Ｑｃを入力して、次
のＬに示すような論理演算を行う。具体的な回路を第３
図に示す。

なお、Ｌにおいて入力“０００”および１１１”は原理
的に存在しないが、エラーを生じたときのために設けで
ある。

３ビツトシフトレジスタ６の出力信号■■［相］および
デコーダ２０の出力信号■は、それぞれ第２図に示すよ
うな波形となる。

掻分周器１８の出力信号Ｏは初期状態により０とＯ′の
２種類の波形になる可能性があるが、信号■の波形は（
１／Ｆ）の全区間において正しい復調結果を出力してい
るので、信号０を信号＠の立ち上りでサンプルすること
により、信号０の時は信号■、信号Ｏ′の時は信号０′
となるように再生データと再生クロックの位相関係を一
定となるようにすることができる。

また第１図において、パルスマスク回路１４の代りにパ
ルススタッフ回路を用いることもできる。

すなわち、ゼロクロス信号のエツジ部でクロックｆｓの
１クロツクをマスクして遅らせる代りに、１クロツク分
を挿入して速（してゼロクロス信号に同期させればよい
。この場合、クロックｆｓは、ｆｓ／２”’　＜　Ｆ　
＜ｆｓ／（２”’−１）　　−（５）を満足するように
選ぶ。

また、点線内を本格的なりＰＬＬまたはアナログＰＬＬ
とすることももちろん可能である。

見立■ヱ 本発明はｆ、＝２ｆ２の場合に特に有効であるが、１２
００ｂｐｓのＭＳＫ復調装置のような２ｆ、＝３ｆｌ、
Ｆ＝ｆ２のような場合にも適用できる。すなわち、基準
クロックｆｓの周波数を ｆｓ／（３−２Ｎ４’＋１）　＜　Ｆ　＜ｆｓ／３−２
”’・・・（パルスマスク回路を用いた場合）ｆｓ／３
２”’　＜　Ｆ　＜　ｆｓ／（３・２”’−１）・・・
（パルススタッフ回路を用いた場合）となるように選ぶ
。

Ｎ＝３のときマスクパルス回路を使用した場合、５８ｋ
Ｈｚ前後の基準クロックを用いればよい。

本実施例におけるシフトレジスタおよびデコーダ部分を
第４図に示す。第４図では、５ビツトのシフトレジスタ
を用い、第１番目、第２番目、第４番目、第５番目のデ
ータを基にデータを再生することができる。

［発明の効果〕 本発明を実施することにより、以下に述べる格別な効果
を得ることができる。

（１）波形整形ブロック以降はすべてディジタル回路と
なり、しかも回路規模は従来に比べてきわめて小さ（な
る。

（２）再生クロックの同期は、ディジタル被変調信号の
変化点ではなく、変調されたＭＳＫ信号の変化点により
行っているので、ビット同期信号を必要としない。

（３）回路全体を動かす基本クロックｆｓは（３）式を
満足すれば、どのような値でもよく、従来のように、ビ
ットレートＦの正確な整数倍である必要がない。

【図面の簡単な説明】 第１図は本発明の一実施例全体を示すブロック図、 第２図は第１図に示されている各部の出力信号を示す波
形図、 第３図は第１図に示されているデコーダ２０の詳細な構
成を示す論理回路図、 第４図は本発明のその他の実施例を示すブロック図、 第５図および第６図は従来から知られている遅延検波方
式を説明するための図である。 ２・・・帯域フィルタ、 ４・・・波形整形回路、 ６・・・３ビツトシフトレジスタ、 ８・・・エツジ検出回路、 １４・・・パルスマスク回路、 １６・・・局８分周器、 １８・・・イ分周器、 ２０・・・デコーダ、 ２２・・・Ｆ／Ｆ回路。

Claims (1)

1. 【特許請求の範囲】 １）ＭＳＫ方式により変調された入力信号をゼロクロス
   信号に変換する変換手段と、 前記変換手段が出力するゼロクロス信号のエッジを検出
   して該エッジから前記入力信号に同期したクロックを形
   成する手段と、 該クロックから前記入力信号に同期した再生クロックを
   形成する手段と、 遅延検波手段とを備え、該遅延検波手段は前記クロック
   により前記ゼロクロス信号を取込み、且つシフトさせる
   レジスタ手段と、該レジスタ手段の出力信号をデコード
   するデコード手段と、該デコード手段の出力を前記再生
   クロックにより同期させて再生データを出力する再生デ
   ータ出力手段とを有してなる ことを特徴とするＭＳＫ復調装置。