JPS60126941A - 符号同期方式 - Google Patents
符号同期方式Info
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- JPS60126941A JPS60126941A JP58233743A JP23374383A JPS60126941A JP S60126941 A JPS60126941 A JP S60126941A JP 58233743 A JP58233743 A JP 58233743A JP 23374383 A JP23374383 A JP 23374383A JP S60126941 A JPS60126941 A JP S60126941A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- pulse
- sampling
- synchronization
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、雑音の多い無線回線を介して行うデータ伝送
に於いて、確実に同期符号を検出し、誤りの少ない同期
がとれる符号同期方式に関するものである。
に於いて、確実に同期符号を検出し、誤りの少ない同期
がとれる符号同期方式に関するものである。
（従来技術）
到来するデジタル信号から同期符号を検出する手段とし
て、調歩同期方式、キャラクタ同期方式が知られている
が、いずれも到来するデジタル信号のビット変換点を基
準にしてビットのサンプリング点を発生させ、符号を検
出する方法がとられている。
て、調歩同期方式、キャラクタ同期方式が知られている
が、いずれも到来するデジタル信号のビット変換点を基
準にしてビットのサンプリング点を発生させ、符号を検
出する方法がとられている。
これらの方法は、回線品質が比較的良好な場合には有効
な手段であり、一般のデータ伝送に広く用いられている
。しかしながら無線回線、特に短波無線回線においては
、雑音、混信、フェージング等により発生するパルスと
、到来したデジタル信号のビット変換点との識別が困難
であり、上記の方法は適当でない。
な手段であり、一般のデータ伝送に広く用いられている
。しかしながら無線回線、特に短波無線回線においては
、雑音、混信、フェージング等により発生するパルスと
、到来したデジタル信号のビット変換点との識別が困難
であり、上記の方法は適当でない。
従って、以下の様な方法がとられている。すなわち、同
期伝送においては、定まったビット数から構成されるキ
ャラクタが連続して伝送されるため、この受信符号列か
ら正確なデータを受信するためには、キャラクタ毎に区
切ったタイミングによって受信動作を行なわせる必要が
ある。
期伝送においては、定まったビット数から構成されるキ
ャラクタが連続して伝送されるため、この受信符号列か
ら正確なデータを受信するためには、キャラクタ毎に区
切ったタイミングによって受信動作を行なわせる必要が
ある。
そこで、１キャラクタ分のシフトレジスタを設け、受信
符号列をビット間隔に相当するシフト・ソルスで１ビツ
トづつシフトしてレジスタに入れ、シフトレジスタの各
ビット出力に同期検定用のデコーダを設け、同期符号を
検出すれば、キャラクタ同期が合ったものと見なし、以
後、キャラクタ毎のタイミングで受信符号列を区切って
受信させる・この様なキャラクタ同期は実際上はビット
同期をとりながら行なっており、受信符号列の各ビット
の中央でシフレぐルスを出し、符号検定を行うのが理想
的であるが、仮りにシフト・ｅ７レスの位置が１ビツト
内でもビットの中央よシ離れた位置にあっても、符号検
出は可能であり、同期符号検出によって同期インし、あ
とは受信符号列のビット変換点をとらえて、移相動作を
行い、シフトパルスをビットの中央に持って行く事が可
能である。
符号列をビット間隔に相当するシフト・ソルスで１ビツ
トづつシフトしてレジスタに入れ、シフトレジスタの各
ビット出力に同期検定用のデコーダを設け、同期符号を
検出すれば、キャラクタ同期が合ったものと見なし、以
後、キャラクタ毎のタイミングで受信符号列を区切って
受信させる・この様なキャラクタ同期は実際上はビット
同期をとりながら行なっており、受信符号列の各ビット
の中央でシフレぐルスを出し、符号検定を行うのが理想
的であるが、仮りにシフト・ｅ７レスの位置が１ビツト
内でもビットの中央よシ離れた位置にあっても、符号検
出は可能であり、同期符号検出によって同期インし、あ
とは受信符号列のビット変換点をとらえて、移相動作を
行い、シフトパルスをビットの中央に持って行く事が可
能である。
しかし、前述した様な従来方式では、シフトパルスが、
ビット変換点とほぼ同一の時点で発生した場合には、受
信符号歪、及びノック−等により、受信符号は正しく検
出されないという欠点がある。
ビット変換点とほぼ同一の時点で発生した場合には、受
信符号歪、及びノック−等により、受信符号は正しく検
出されないという欠点がある。
（発明の目的）
本発明の目的は前述の欠点に鑑み、入力信号を確実に同
期インすると共に、シフト・やルスを常にビット間隔の
ほぼ中央に発生させることにより、確実な符号検出を可
能にする符号同期方式を提供することであシ、以下詳細
に説明する。
期インすると共に、シフト・やルスを常にビット間隔の
ほぼ中央に発生させることにより、確実な符号検出を可
能にする符号同期方式を提供することであシ、以下詳細
に説明する。
（発明の構成）
本発明は、デジタル信号を入力信号とし、該入力信号を
自局の発振器よね発生するクロックパルスを分周して得
られるサンプリング・ぐルスによりサンプリングして、
キャラクタ同期のだめの同期符号を検出する同期方式に
おいて、到来する入力信号の１ビツト長の１／Ｎの周期
を有するサンプリングノヤルスにより、到来する入力信
号をサンプリングし、得られたサンプルの各々について
、以前に得られたサンプルをＮ個毎にさかのぼって１キ
ャラクタ分調べ、同期符号か否かを判定し、同期符号を
検出させたサンプルが連続した場合には、該サンプルの
列のほぼ中央のサンプルを得るために用いられだｉ４ル
スを起点として、前記サンプリングノソルスをＮ分周し
たサンプリング／４’ルスを発生することを特徴とする
符号同期方式であり、以下、実施例を用いて詳細に説明
する。
自局の発振器よね発生するクロックパルスを分周して得
られるサンプリング・ぐルスによりサンプリングして、
キャラクタ同期のだめの同期符号を検出する同期方式に
おいて、到来する入力信号の１ビツト長の１／Ｎの周期
を有するサンプリングノヤルスにより、到来する入力信
号をサンプリングし、得られたサンプルの各々について
、以前に得られたサンプルをＮ個毎にさかのぼって１キ
ャラクタ分調べ、同期符号か否かを判定し、同期符号を
検出させたサンプルが連続した場合には、該サンプルの
列のほぼ中央のサンプルを得るために用いられだｉ４ル
スを起点として、前記サンプリングノソルスをＮ分周し
たサンプリング／４’ルスを発生することを特徴とする
符号同期方式であり、以下、実施例を用いて詳細に説明
する。
（実施例）
本発明の実施例のブロック図を第１図に示す。
同図中、１はマイクロプロセッサ（以下ＣＰＵと略す）
、２は’１０４−）、３はカウンタ、４は切換ダート、
５はサンプリング回路、６は基準、ｐルス発生回路、７
はシフトレジスタを含む各種のレジスタ群であり、１１
は受信符号列、１２は基準ノヤルス、１３はカウンタの
プリセット入力、１４は桁あふれ出力（以下、キャリー
出力と略す）、１５はカウンタ３の出力値、１６は切換
ダートの切換信号が、それぞれ通っている。
、２は’１０４−）、３はカウンタ、４は切換ダート、
５はサンプリング回路、６は基準、ｐルス発生回路、７
はシフトレジスタを含む各種のレジスタ群であり、１１
は受信符号列、１２は基準ノヤルス、１３はカウンタの
プリセット入力、１４は桁あふれ出力（以下、キャリー
出力と略す）、１５はカウンタ３の出力値、１６は切換
ダートの切換信号が、それぞれ通っている。
例として、受信符号１１の１ビツト長を１０ｍ５とし、
Ｎ−８、す々わち基準・ぐルス発生回路６で発生される
基準パルスは１．２５ｍ５の周期を持つものとする。
Ｎ−８、す々わち基準・ぐルス発生回路６で発生される
基準パルスは１．２５ｍ５の周期を持つものとする。
カウンタ３は前記基準ノＪ？ルスを８分周し、桁あふれ
した場合、キャリー出力１４から／４ルスが出力される
。該パルスの周期が１０ ｍｓになることは言うまでも
ない。
した場合、キャリー出力１４から／４ルスが出力される
。該パルスの周期が１０ ｍｓになることは言うまでも
ない。
また、ＣＰＵ１は常時、４ポート２を介して、カウンタ
の出力値１５のリード、及びカウンタ３のシリセットが
行なえる様になっており、プリセット人力１３がなけれ
ば、カウンタの出力値１５は０から７までを循環する。
の出力値１５のリード、及びカウンタ３のシリセットが
行なえる様になっており、プリセット人力１３がなけれ
ば、カウンタの出力値１５は０から７までを循環する。
切換ケゞ−ト４は１．２５ｍ５の基準パルスとＩｏｍｓ
のキャリー出力のパルスを切換えるダートでおり、ダー
ト出力は受信信号をサンプリングすると同時にＣＰＵ
１に割込み動作をさせる。また、切換信号１６は１，１
０ポート２を介してＣＰＵ １が制御する様になってい
る。
のキャリー出力のパルスを切換えるダートでおり、ダー
ト出力は受信信号をサンプリングすると同時にＣＰＵ
１に割込み動作をさせる。また、切換信号１６は１，１
０ポート２を介してＣＰＵ １が制御する様になってい
る。
以上の条件の下で、本実施例の動作について説明する。
第２図は本実施例の動作を説明するだめのタイムチャー
トである。図中（１）は、１０ｍ５の単位ビット長を持
つビット列から成る受信符号列１１でちシ、これを図中
（２）の１．２５ｍ５ の周期を有するサンプリング／
ｌシスでサンシリングする。図中（３）は前記サンプリ
ングパルスを発生した時のカウンタの出力値１５０例で
ある。
トである。図中（１）は、１０ｍ５の単位ビット長を持
つビット列から成る受信符号列１１でちシ、これを図中
（２）の１．２５ｍ５ の周期を有するサンプリング／
ｌシスでサンシリングする。図中（３）は前記サンプリ
ングパルスを発生した時のカウンタの出力値１５０例で
ある。
第２図の様に、受信符号列１１をサンプリングし始める
と、ＣＰＵ１はカウンタの出力値１５を読込むことによ
り、Ｏから７までの各々の値に対応するサンプリングノ
４ルスによって得られた各々のサンプルを図示しないカ
ウンタの出力値に対応する８個のシフトレジスタに順次
１ビツトづつシフトして格納する。各々のシフトレジス
タが、従来例と同様に１キャラクタ分の大きさを持って
いる事は言うまでもない。
と、ＣＰＵ１はカウンタの出力値１５を読込むことによ
り、Ｏから７までの各々の値に対応するサンプリングノ
４ルスによって得られた各々のサンプルを図示しないカ
ウンタの出力値に対応する８個のシフトレジスタに順次
１ビツトづつシフトして格納する。各々のシフトレジス
タが、従来例と同様に１キャラクタ分の大きさを持って
いる事は言うまでもない。
次に、第１図に示される様に、ＣＰＵ１は切換ゲート４
から出力される１、２５ｍ５のサンプリングツぐルスに
より割込みがかけられ、前記８個のシフトレジスタの内
容が同期符号か否かを判定する。同期符号でないと判定
した場合には図示しない同期レジスタのビットに論理レ
ベルＯを立て、同期符号であると判定した場合には前記
同期レジスタのビットに論理レベル１をたてる。
から出力される１、２５ｍ５のサンプリングツぐルスに
より割込みがかけられ、前記８個のシフトレジスタの内
容が同期符号か否かを判定する。同期符号でないと判定
した場合には図示しない同期レジスタのビットに論理レ
ベルＯを立て、同期符号であると判定した場合には前記
同期レジスタのビットに論理レベル１をたてる。
同期レジスタは、カウンタの出力値の数、すなわち８ビ
ツトから構成されており、各々のビットが前記シフトレ
ジスタと同様に、各々のカウンタの出力値に割当てられ
ている。
ツトから構成されており、各々のビットが前記シフトレ
ジスタと同様に、各々のカウンタの出力値に割当てられ
ている。
次に第３図を用いて、同期符号を検出した場合の動作を
説明する。同図中（ａ）は同期符号の最終ビットとし、
サンプリングパルス（ｂ）により００時点までサンプリ
ングした結果、歪がなく、図中（ｄ）に示されるように
、各々のカウンタ出力値に対応する同期レジスタのビッ
トには、総て論理レベル１が立ったとする。さらに図中
（ｂ）の■においてサンプリングパルスが発生し、カウ
ンタ出力値の３に対応する同期レジスタのビットは論理
レベル０となる。
説明する。同図中（ａ）は同期符号の最終ビットとし、
サンプリングパルス（ｂ）により００時点までサンプリ
ングした結果、歪がなく、図中（ｄ）に示されるように
、各々のカウンタ出力値に対応する同期レジスタのビッ
トには、総て論理レベル１が立ったとする。さらに図中
（ｂ）の■においてサンプリングパルスが発生し、カウ
ンタ出力値の３に対応する同期レジスタのビットは論理
レベル０となる。
ＣＰＵ １は、この時点、すなわち、いずれかの同期レ
ジスタのビットが論理レベル１から論理レベルＯに変化
する点を検出すると、各々の同期レジスタのビットを調
べ、論理レベル１が連続している事、及び歪が５０チよ
シ少ない事、すなわち同期レジスタ内の１の数が０の数
より多いか否かを判定し、前記二条性が満足された場合
には、受信符号列のビットのほぼ中央にサンゾリングノ
クルスが発生するようカウンタ３をプリセットする。
ジスタのビットが論理レベル１から論理レベルＯに変化
する点を検出すると、各々の同期レジスタのビットを調
べ、論理レベル１が連続している事、及び歪が５０チよ
シ少ない事、すなわち同期レジスタ内の１の数が０の数
より多いか否かを判定し、前記二条性が満足された場合
には、受信符号列のビットのほぼ中央にサンゾリングノ
クルスが発生するようカウンタ３をプリセットする。
つまシ、本実施例においては、カウンタ３の出力が７か
らＯに変化する時に桁あぶれが発生し、分周された１０
ｍ５周期のサンプリングパルスが発生するので、ＣＰＵ
１は同期レジスタの論理レベル１の連続しているビット
を調べることによシ、受信符号列１１のビットのほぼ中
央を検出し、以後、その部分でカウンタ３の出力値が７
から０に変化する点が発生する様、カウンタ３をシリセ
ットし、切換ダート４を１０ｍ５側に切換えるのである
。
らＯに変化する時に桁あぶれが発生し、分周された１０
ｍ５周期のサンプリングパルスが発生するので、ＣＰＵ
１は同期レジスタの論理レベル１の連続しているビット
を調べることによシ、受信符号列１１のビットのほぼ中
央を検出し、以後、その部分でカウンタ３の出力値が７
から０に変化する点が発生する様、カウンタ３をシリセ
ットし、切換ダート４を１０ｍ５側に切換えるのである
。
第３図においては、ＣＰＵ１は同期レジスタを調べるこ
とによシ、受信符号列のビットの中央を、カウンタの出
力値が６から７に変化するノｅルスが発生した点と判断
し、前述した点■におけるｉ４ルスのカウンタの出力値
が４となる様プリセットする。従ってカウンタ３は点■
から４．５．６・・・とカウントしていくので、カウン
タ３の出力が７がらＯに変化する時に発生するｉ４ルス
は、カウンタ３をノリセットする以前の、カウンタの出
力値が６から７に変化する点に相当する点、すなわち点
＠で発生することになる。
とによシ、受信符号列のビットの中央を、カウンタの出
力値が６から７に変化するノｅルスが発生した点と判断
し、前述した点■におけるｉ４ルスのカウンタの出力値
が４となる様プリセットする。従ってカウンタ３は点■
から４．５．６・・・とカウントしていくので、カウン
タ３の出力が７がらＯに変化する時に発生するｉ４ルス
は、カウンタ３をノリセットする以前の、カウンタの出
力値が６から７に変化する点に相当する点、すなわち点
＠で発生することになる。
よってＣＰＵ １が切換ゲート４を切換えると、１０ｍ
３周期のサンゾリングノクルスは常に到来する受信符号
列のビットのほぼ中央で発生するようになる。
３周期のサンゾリングノクルスは常に到来する受信符号
列のビットのほぼ中央で発生するようになる。
さらに、第４図を用いて受信符号列に歪のある場合を説
明する。図中（Ａ）の（１）は、受信されるべき同期符
号を表わす１０ｍ５のビット長を持りビット列の最終ビ
ットであり、（ｉｉ）は前述の１．２５ｍ５ 周期のサ
ンプリング・ぞルス、ａｒｏはカウンタ出力である。
明する。図中（Ａ）の（１）は、受信されるべき同期符
号を表わす１０ｍ５のビット長を持りビット列の最終ビ
ットであり、（ｉｉ）は前述の１．２５ｍ５ 周期のサ
ンプリング・ぞルス、ａｒｏはカウンタ出力である。
例として、歪によシ前記ビット列が図中ＣＢ）の（１）
に示される様な形になったとし、図中（Ｂ）のく１）を
同期符号を表すビット列の最終ビットとする。
に示される様な形になったとし、図中（Ｂ）のく１）を
同期符号を表すビット列の最終ビットとする。
このビット列を図中（Ｂ）の（１１）に示される様な１
．２５ｍ８周期のサンシリンダパルスでサンプリングし
ていくと、ＣＰＵ１が同期符号を検出した時、同期レノ
スタの内容は図中（Ｃ’）の様になる。
．２５ｍ８周期のサンシリンダパルスでサンプリングし
ていくと、ＣＰＵ１が同期符号を検出した時、同期レノ
スタの内容は図中（Ｃ’）の様になる。
次に、ＣＰＵ１は、第３図を用いて説明した様に、カウ
ンタの出力値の２に対応するサンプリング・ぞルスによ
って得られるサンプルが、これ以上シフトされると、そ
れに対応する同期レジスタのビットの内容がＯになるこ
とを判断し、各々の同期レジスタのビットの内容を参照
して、サンプリングすべきビットのほぼ中央をカウンタ
の出力値が４から５に変化する点、すなわち図中ＣＢ）
の（１１）の■と判断し、以後点■から１０ ｍｓ周期
でサンプリングパルスを発生させるため、図中（Ｂ）の
（ｉｉｉ）に示す様に、次のサンゾリングツぐルスによ
るカウンタの出カイ直が３となるはずのものを、６とな
る様にカウンタ３をノリセットし、切換ゲート４を１０
ｍ５側に切換えるのである。
ンタの出力値の２に対応するサンプリング・ぞルスによ
って得られるサンプルが、これ以上シフトされると、そ
れに対応する同期レジスタのビットの内容がＯになるこ
とを判断し、各々の同期レジスタのビットの内容を参照
して、サンプリングすべきビットのほぼ中央をカウンタ
の出力値が４から５に変化する点、すなわち図中ＣＢ）
の（１１）の■と判断し、以後点■から１０ ｍｓ周期
でサンプリングパルスを発生させるため、図中（Ｂ）の
（ｉｉｉ）に示す様に、次のサンゾリングツぐルスによ
るカウンタの出カイ直が３となるはずのものを、６とな
る様にカウンタ３をノリセットし、切換ゲート４を１０
ｍ５側に切換えるのである。
その結果が図中（Ｄ）である。図中（Ｄ）の（１）は前
記同期符号を示すビット列以後のビットの一例であり、
（１１）は前述の操作により、カウンタの出力値が７か
ら０に変化する点をビットのほぼ中央に発生させるよう
にしたサンプリング・ぐルス、（ｉｉｉ）はカウンタ出
力である。
記同期符号を示すビット列以後のビットの一例であり、
（１１）は前述の操作により、カウンタの出力値が７か
ら０に変化する点をビットのほぼ中央に発生させるよう
にしたサンプリング・ぐルス、（ｉｉｉ）はカウンタ出
力である。
次に第５図を用いて、到来する受信符号列が雑音等によ
る障害をうけた場合を説明する。前節では、第４図を用
いて、歪が入力信号のビットを一様に変形させた例を示
したが、歪の形態としては、雑音による障害等、様々な
ものが存在し、ビットの変形も一様ではない。
る障害をうけた場合を説明する。前節では、第４図を用
いて、歪が入力信号のビットを一様に変形させた例を示
したが、歪の形態としては、雑音による障害等、様々な
ものが存在し、ビットの変形も一様ではない。
例えば、図中（１）は前述した１ ０ ｍｓのビット列
からなる同期符号が雑音等の障害をうけ、歪んだビット
を持った例であるが、該同期符号を図中（１１）で示さ
れる様な１．２５ｍ５周期のサンシリンダパルスでサン
プリングしていくと、図中（ｉｉｉ）に示される様に同
期レノスタには論理レベル１と論理レベル０が不連続に
現われる。
からなる同期符号が雑音等の障害をうけ、歪んだビット
を持った例であるが、該同期符号を図中（１１）で示さ
れる様な１．２５ｍ５周期のサンシリンダパルスでサン
プリングしていくと、図中（ｉｉｉ）に示される様に同
期レノスタには論理レベル１と論理レベル０が不連続に
現われる。
この様な場合、前述した判断基準に従えば、この状態は
無視され、さらにサンプリングが続けられるが、図中、
カウンタの出力値が０がら１に変化する点、又は１から
２に変化する点を到来するビット列のほぼ中央と判断し
、その点を起点として１０ ｍｓのサンプリングツ母ル
ス−を発生させる手続きを行う事も、十分予想される。
無視され、さらにサンプリングが続けられるが、図中、
カウンタの出力値が０がら１に変化する点、又は１から
２に変化する点を到来するビット列のほぼ中央と判断し
、その点を起点として１０ ｍｓのサンプリングツ母ル
ス−を発生させる手続きを行う事も、十分予想される。
従って、前述した様な場合には、適切な判断基準を定め
、それをあらかじめ、図示しないメモリ上にグロダラム
として設定しておいて１．ＣＰＵ １に最適の判断と動
作を行なわせる事も可能である。
、それをあらかじめ、図示しないメモリ上にグロダラム
として設定しておいて１．ＣＰＵ １に最適の判断と動
作を行なわせる事も可能である。
さらに、本方式により同期インしてから、ビ。
トのほぼ中央でサンプリング・ぐルスを発生し始めた後
は、従来方式と同様にビット交換点を抽出し、移相動作
により前記サンシリンダパルスの同期全保持する事は言
うまでも々い。
は、従来方式と同様にビット交換点を抽出し、移相動作
により前記サンシリンダパルスの同期全保持する事は言
うまでも々い。
（発明の効果）
以上、実施例を用いて詳細に説明したように、本発明に
よれば、同期符号の到来を確実にとらえる事ができ、か
つ、キャラクタ同期とビット同期を同時に行なえるとい
う利点があり、雑音の多い無線回線を介するデータ伝送
、テレメータにおいて、顕著な効果を発揮できる。
よれば、同期符号の到来を確実にとらえる事ができ、か
つ、キャラクタ同期とビット同期を同時に行なえるとい
う利点があり、雑音の多い無線回線を介するデータ伝送
、テレメータにおいて、顕著な効果を発揮できる。
第１図は本発明の実施例のブロック図、第２図は受信符
号列のサンプリングを説明するだめのタイムチャート、
第３図は同期符号を検出した時の動作を説明するだめの
タイムチャート、第４図は受信符号に歪があった場合の
動作を説明するだめのタイムチャート、第５図は受信符
号が雑音等により障害をうけた場合の動作を説明するだ
めのタイムチャートである。 １・・・ＣＰＵ、２・・Ｉ１０ポート、３・・・カウン
タ、４・・・切換ダート、５・・・サンプリング回路、
６・・・基準・やルス発生回路、７・・・レジスタ群、
１ノ・・・受信符号列、１２・・・基準パルス、１３・
・・プリセット入力、１４・・・キャリー出力、１５・
・・カウンタ出力、１６・・・切換信号。 特許出願人 沖電気工業株式会社 第４図 ＋ＩＩＩ ＋−−−一一ハ尖左翌２ 、、、、、 １２３４５６７０１２３４ ７１Ｉつ〉り
上〃第５図 （ｉｌｌｌ 同擾羽羽羽干 １、事件の表示 昭和５８年 特 許 願第２３３７４３号２、発明の名
称 符号同期方式 ６、補正の内容 別紙のとおシ 補正の内容 ）明細書第１１頁第７行目に「出力値の２に」とあるの
を「出力値の０に」と補正する。 ）同頁第１７行目に「出力値が３」とあるの（３ を「３となる様に」と補正する。 （４）図面「第３図（ｂ）」と「第４図（Ｂ） （Ｃ）
Ｊを別紙のとおシ補正する。
号列のサンプリングを説明するだめのタイムチャート、
第３図は同期符号を検出した時の動作を説明するだめの
タイムチャート、第４図は受信符号に歪があった場合の
動作を説明するだめのタイムチャート、第５図は受信符
号が雑音等により障害をうけた場合の動作を説明するだ
めのタイムチャートである。 １・・・ＣＰＵ、２・・Ｉ１０ポート、３・・・カウン
タ、４・・・切換ダート、５・・・サンプリング回路、
６・・・基準・やルス発生回路、７・・・レジスタ群、
１ノ・・・受信符号列、１２・・・基準パルス、１３・
・・プリセット入力、１４・・・キャリー出力、１５・
・・カウンタ出力、１６・・・切換信号。 特許出願人 沖電気工業株式会社 第４図 ＋ＩＩＩ ＋−−−一一ハ尖左翌２ 、、、、、 １２３４５６７０１２３４ ７１Ｉつ〉り
上〃第５図 （ｉｌｌｌ 同擾羽羽羽干 １、事件の表示 昭和５８年 特 許 願第２３３７４３号２、発明の名
称 符号同期方式 ６、補正の内容 別紙のとおシ 補正の内容 ）明細書第１１頁第７行目に「出力値の２に」とあるの
を「出力値の０に」と補正する。 ）同頁第１７行目に「出力値が３」とあるの（３ を「３となる様に」と補正する。 （４）図面「第３図（ｂ）」と「第４図（Ｂ） （Ｃ）
Ｊを別紙のとおシ補正する。
Claims (1)
- （１） デジタル信号を入力信号とし、該入力信号を自
局の発振器より発生するクロックパルスを分周して得ら
れるサンプリングパルスによりサンプリングして、キャ
ラクタ同期のだめの同期符号を検出する同期方式におい
て、到来する入力信号の１ビツト長の１／／Ｎの周期を
有するサンプリング・ぐルスにより、到来する入力信号
をサンシリングし、得られたサンプルの各々について、
以前に得られたサンプルをＮ個毎にさかのぼって１キャ
ラクタ分調べ、同期符号か否かを判定し、同期符号を検
出させたサングルが連続した場合には、該サンプルの列
のほぼ中央のサンプルを得るために用いられた／４’ル
スを起点として、前記サンプリングパルスルスをＮ分周
したサンプリングパルスを発生することを特徴とする符
号同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233743A JPS60126941A (ja) | 1983-12-13 | 1983-12-13 | 符号同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233743A JPS60126941A (ja) | 1983-12-13 | 1983-12-13 | 符号同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60126941A true JPS60126941A (ja) | 1985-07-06 |
| JPH0568136B2 JPH0568136B2 (ja) | 1993-09-28 |
Family
ID=16959877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233743A Granted JPS60126941A (ja) | 1983-12-13 | 1983-12-13 | 符号同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153245A (ja) * | 1984-01-20 | 1985-08-12 | Sony Corp | ビツトリカバリ回路 |
| JPH04150337A (ja) * | 1990-10-11 | 1992-05-22 | Iwatsu Electric Co Ltd | 時分割方向制御伝送方法と装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128953A (en) * | 1979-03-28 | 1980-10-06 | Nippon Telegr & Teleph Corp <Ntt> | Reception distortion control method for start-stop synchronous system |
-
1983
- 1983-12-13 JP JP58233743A patent/JPS60126941A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128953A (en) * | 1979-03-28 | 1980-10-06 | Nippon Telegr & Teleph Corp <Ntt> | Reception distortion control method for start-stop synchronous system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153245A (ja) * | 1984-01-20 | 1985-08-12 | Sony Corp | ビツトリカバリ回路 |
| JPH04150337A (ja) * | 1990-10-11 | 1992-05-22 | Iwatsu Electric Co Ltd | 時分割方向制御伝送方法と装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568136B2 (ja) | 1993-09-28 |
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