JPH03231533A - データ受信装置 - Google Patents
データ受信装置Info
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- JPH03231533A JPH03231533A JP2026629A JP2662990A JPH03231533A JP H03231533 A JPH03231533 A JP H03231533A JP 2026629 A JP2026629 A JP 2026629A JP 2662990 A JP2662990 A JP 2662990A JP H03231533 A JPH03231533 A JP H03231533A
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- JP
- Japan
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- data
- signal
- pll
- phase
- clock signal
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 abstract description 6
- 230000036039 immunity Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
シリアル通信インターフェースに用いられるデータ受信
装置に関し、 シフトクロック信号の耐ノイズ性を向上し、シフトレジ
スタへのデータ取り込みを正確化することを目的とし、 外部から入力するシリアルデータ列に同期したシフトク
ロック信号を生成する信号発生回路と、該シフトクロ・
ツク信号に従って前記シリアルデータ列を取り込むシフ
トレジスタと、を備えるデータ受信装置において、前記
信号発生回路を、ＰＬＬ （Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ ）構成としたことを特徴とする。
装置に関し、 シフトクロック信号の耐ノイズ性を向上し、シフトレジ
スタへのデータ取り込みを正確化することを目的とし、 外部から入力するシリアルデータ列に同期したシフトク
ロック信号を生成する信号発生回路と、該シフトクロ・
ツク信号に従って前記シリアルデータ列を取り込むシフ
トレジスタと、を備えるデータ受信装置において、前記
信号発生回路を、ＰＬＬ （Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ ）構成としたことを特徴とする。
〔産業上の利用分野）
本発明は、データ受信装置に関し、詳しくは、シリアル
通信インターフェースに用いられるデータ受信装置に関
する。
通信インターフェースに用いられるデータ受信装置に関
する。
コンピュータと各種入出力機器間のデータ転送に用いら
れるシリアル通信方式は、データ回線数を少なくできる
、インターフェース回路を簡単化できる等の特長があり
、広範な分野で多用されている。
れるシリアル通信方式は、データ回線数を少なくできる
、インターフェース回路を簡単化できる等の特長があり
、広範な分野で多用されている。
第４図は、この種の従来のデータ受信装置を示す図であ
り、ＳＤは図外のデータ送信装置（例えば、コンピュー
タ）から入力するシリアルデータである。このシリアル
データＳＤは、第５図に示すように、一つのデータ周期
りが電位の異なる二つの区間ｄ＋ 、ｄｚからなり、一
方の区間ｄ１の占有割合が５０％未満（例えば、２５％
）のときに第１論理状態（例えば、論理０）を表現し、
あるいは５０％を越える占有割合（例えば、７５％）の
ときに第２論理状態（例えば、論理１）を表現する。
り、ＳＤは図外のデータ送信装置（例えば、コンピュー
タ）から入力するシリアルデータである。このシリアル
データＳＤは、第５図に示すように、一つのデータ周期
りが電位の異なる二つの区間ｄ＋ 、ｄｚからなり、一
方の区間ｄ１の占有割合が５０％未満（例えば、２５％
）のときに第１論理状態（例えば、論理０）を表現し、
あるいは５０％を越える占有割合（例えば、７５％）の
ときに第２論理状態（例えば、論理１）を表現する。
第４図において、データ受信装置１０は、シリアルデー
タＳＤの一方の区間ｄ、の立ち上がりから所定の時間（
５０％データ周期に相当する時間）後に立ち下がるシフ
トクロック信号Ｃ（第５図参照）を発生するワンショッ
ト回路１１と、シフトクロック信号Ｃの立ち下がりに同
期してシリアルデータの論理を取り込みＱ。−Ｑ７へと
順次にシフトするシフトレジスタ１２と、自己の識別コ
ードなどの比較データを予め設定する比較データ設定回
路１３と、シフトデータの先頭（Ｑ７）からの数ビット
分と比較データとを比較して一致であれば自己を転送先
とした有効データのシフト入力完了を示す信号ＳＥを出
力する比較回路１４と、シフトクロック信号Ｃのハイレ
ベル期間にＳＥの通過を許容するアンドゲート１５と、
Ｑ、−Ｑ、のうちコンピュータからの指示データ部分を
ＳＥに従ってラッチするラッチ回路１６とを備え、ラッ
チ回路１６内のラッチデータを図外の機器に転送して、
当該機器に対するコンピュータコントロールを可能にし
ている。
タＳＤの一方の区間ｄ、の立ち上がりから所定の時間（
５０％データ周期に相当する時間）後に立ち下がるシフ
トクロック信号Ｃ（第５図参照）を発生するワンショッ
ト回路１１と、シフトクロック信号Ｃの立ち下がりに同
期してシリアルデータの論理を取り込みＱ。−Ｑ７へと
順次にシフトするシフトレジスタ１２と、自己の識別コ
ードなどの比較データを予め設定する比較データ設定回
路１３と、シフトデータの先頭（Ｑ７）からの数ビット
分と比較データとを比較して一致であれば自己を転送先
とした有効データのシフト入力完了を示す信号ＳＥを出
力する比較回路１４と、シフトクロック信号Ｃのハイレ
ベル期間にＳＥの通過を許容するアンドゲート１５と、
Ｑ、−Ｑ、のうちコンピュータからの指示データ部分を
ＳＥに従ってラッチするラッチ回路１６とを備え、ラッ
チ回路１６内のラッチデータを図外の機器に転送して、
当該機器に対するコンピュータコントロールを可能にし
ている。
このような構成によれば、比較回路１４によって、シリ
アルデータＳＤの中から自己を特徴とする特定のデータ
だけを選別できるので、自己とコンピュータとの間を接
続するデータ回線を、他のデータ受信装置と共用するこ
とができる。
アルデータＳＤの中から自己を特徴とする特定のデータ
だけを選別できるので、自己とコンピュータとの間を接
続するデータ回線を、他のデータ受信装置と共用するこ
とができる。
しかしながら、かかる従来のデータ受信装置にあっては
、シリアルデータＳＤの立ち上がりを検出し、この立ち
上がりに同期してシフトクロック信号Ｃを生成する構成
となっていたため、例えば、シリアルデータＳＤにノイ
ズ（第５図中Ｎで示す）が重畳していた場合に、このノ
イズＮの立ち上がりに同期して誤ったシフトクロック（
ＣＮ）が生成される結果、シフトレジスタ１２へのデー
タ取り込みが不正確になるといった問題点があった。
、シリアルデータＳＤの立ち上がりを検出し、この立ち
上がりに同期してシフトクロック信号Ｃを生成する構成
となっていたため、例えば、シリアルデータＳＤにノイ
ズ（第５図中Ｎで示す）が重畳していた場合に、このノ
イズＮの立ち上がりに同期して誤ったシフトクロック（
ＣＮ）が生成される結果、シフトレジスタ１２へのデー
タ取り込みが不正確になるといった問題点があった。
本発明は、このような問題点に鑑みてなされたもので、
シフトクロック信号の耐ノイズ性を向上し、シフトレジ
スタへのデータ取り込みを正確化することを目的として
いる。
シフトクロック信号の耐ノイズ性を向上し、シフトレジ
スタへのデータ取り込みを正確化することを目的として
いる。
本発明は、上記目的を達成するためその原理構成図を第
１図に示すように、外部から入力するシリアルデータ列
に同期したシフトクロック信号を生成する信号発生回路
と、該シフトクロック信号に従って前記シリアルデータ
列を取り込むシフトレジスタと、を備えるデータ受信装
置において、前記信号発生回路を、Ｐ Ｌ Ｌ （Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌ。
１図に示すように、外部から入力するシリアルデータ列
に同期したシフトクロック信号を生成する信号発生回路
と、該シフトクロック信号に従って前記シリアルデータ
列を取り込むシフトレジスタと、を備えるデータ受信装
置において、前記信号発生回路を、Ｐ Ｌ Ｌ （Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌ。
ｏｐ）構成としたことを特徴とする。
ここで、上記ＰＬＬは、基準となる入力信号（本発明で
はシリアルデータ列）と電圧制御発振器（Ｖ ＣＯ：Ｖ
ｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ ０ｓｃｉｌｌａｔ
ｏｒ）からの発振出力（あるいは、この発振出力を逓倍
または分周したもの）とを位相比較する位相比較器と、
位相比較器からの誤差信号を積分して誤差電圧に変換す
るループフィルターと、を基本構成とするもので、ルー
プフィルターからの誤差電圧によりｖＣＯの発振周波数
を制御するものである。
はシリアルデータ列）と電圧制御発振器（Ｖ ＣＯ：Ｖ
ｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ ０ｓｃｉｌｌａｔ
ｏｒ）からの発振出力（あるいは、この発振出力を逓倍
または分周したもの）とを位相比較する位相比較器と、
位相比較器からの誤差信号を積分して誤差電圧に変換す
るループフィルターと、を基本構成とするもので、ルー
プフィルターからの誤差電圧によりｖＣＯの発振周波数
を制御するものである。
［作用］
本発明では、シフトクロック信号として、ｖＣＯの発振
出力（あるいは、これを逓倍または分周したもの）が使
用される。
出力（あるいは、これを逓倍または分周したもの）が使
用される。
したがって、ＰＬＬを構成するループフィルターの積分
効果により、シフトクロック信号の耐ノイズ性向上およ
びシフトレジスタへのデータ取り込みの正確化が図られ
る。
効果により、シフトクロック信号の耐ノイズ性向上およ
びシフトレジスタへのデータ取り込みの正確化が図られ
る。
以下、本発明を図面に基づいて説明する。
第２．３図は本発明に係るデータ受信装置の一実施例を
示す図である。
示す図である。
第２図において、２０はシリアルデータＳＤをデータ回
線りに送出するデータ送信装置としての例えばコンピュ
ータ、２１ａ〜２１ｄは各々が独立してコンピュータ２
０のコントロールを受ける機器であり、例えば任意の電
圧Ｖａ−Ｖｄを発生する多点電圧発生装置（プログラム
電源装置ともいう）を使用する。２２ａ〜２２ｄはコン
ピュータ２ｏカラノシリアルデータＳＤを選別するデー
タ受信装置であり、各データ受信装置は、自己に接続す
る多点電圧発生装置を転送先とするシリアルデータｓ′
Ｄを選別して当該多点電圧発生装置に転送する。なお、
本実施例におけるシリアルデータＳＤの説明に際しては
、第５図を参照するものとする。
線りに送出するデータ送信装置としての例えばコンピュ
ータ、２１ａ〜２１ｄは各々が独立してコンピュータ２
０のコントロールを受ける機器であり、例えば任意の電
圧Ｖａ−Ｖｄを発生する多点電圧発生装置（プログラム
電源装置ともいう）を使用する。２２ａ〜２２ｄはコン
ピュータ２ｏカラノシリアルデータＳＤを選別するデー
タ受信装置であり、各データ受信装置は、自己に接続す
る多点電圧発生装置を転送先とするシリアルデータｓ′
Ｄを選別して当該多点電圧発生装置に転送する。なお、
本実施例におけるシリアルデータＳＤの説明に際しては
、第５図を参照するものとする。
第３図はひとつのデータ受信装置（代表して例えば２２
ａ）を示す図で、データ受信装置２２ａは、シリアルデ
ータＳＤの周波数に一致するシフトクロック信号Ｃ１を
発生するＰ Ｌ Ｌ （ｐｈａｓｅ ＬｏｃｋｅｄＬｏ
ｏｐ ）回路２３と、シフトクロック信号Ｃ１の立ち下
がりに同期してシリアルデータＳＤの論理を取り込みＱ
０〜Ｑ、へと順次にシフトするシフトレジスタ２４と、
自己の識別コードおよび有効データ判定コードなどの比
較データを予め設定する比較データ設定回路２５と、シ
フトデータの先頭（Ｑイ）からの数ビット分と比較デー
タとを比較して一致であれば自己を転送先とした有効デ
ータのシフト人力完了を示す信号ＳＥ、を出力する比較
回路２６と、シフトクロック信号Ｃ１のハイレベル期間
にＳ Ｅ Ｉ の通過を許容するアンドゲート２７と、
Ｑ０〜Ｑ、、のうちコンピュータからの指示データ部分
をＳＥ、に従ってラッチするラッチ回路２８とを備える
。
ａ）を示す図で、データ受信装置２２ａは、シリアルデ
ータＳＤの周波数に一致するシフトクロック信号Ｃ１を
発生するＰ Ｌ Ｌ （ｐｈａｓｅ ＬｏｃｋｅｄＬｏ
ｏｐ ）回路２３と、シフトクロック信号Ｃ１の立ち下
がりに同期してシリアルデータＳＤの論理を取り込みＱ
０〜Ｑ、へと順次にシフトするシフトレジスタ２４と、
自己の識別コードおよび有効データ判定コードなどの比
較データを予め設定する比較データ設定回路２５と、シ
フトデータの先頭（Ｑイ）からの数ビット分と比較デー
タとを比較して一致であれば自己を転送先とした有効デ
ータのシフト人力完了を示す信号ＳＥ、を出力する比較
回路２６と、シフトクロック信号Ｃ１のハイレベル期間
にＳ Ｅ Ｉ の通過を許容するアンドゲート２７と、
Ｑ０〜Ｑ、、のうちコンピュータからの指示データ部分
をＳＥ、に従ってラッチするラッチ回路２８とを備える
。
ここで、上記のＰＬＬ回路２３は、発明要件のひとつで
ある信号発生回路として機能し、ＳＤおよびＣ３の立ち
上がりエツジの検出時間差に対応したデユーティサイク
ルの正負パルスを発生する位相比較器２３ａと、位相比
較器２３ａからの正負パルスを積分して制御電圧に変換
するループフィルター２３ｂと、制御電圧の大きさに対
応した周波数の信号を発生するＶ ＣＯ（Ｖｏｌｔａｇ
ｅ Ｃｏｎｔｒｏｌｅｄ ０ｓｃｉ１１ａｔｏｒ） ２
３ｃと、所定の逓倍比（あるいは分周比）に従って■Ｃ
Ｏの出力を逓倍（あるいは分周）してシフトクロツタ信
号Ｃ１を発生するプログラムカウンタ２３ｄと、を備え
、シフトクロック信号ＣＩの周波数および位相（但し、
立ち上がりエツジの位相）を、シリアルデータＳＤの周
波数および位相（但し、立ち上がりエツジの位相）に追
随させるように動作する。
ある信号発生回路として機能し、ＳＤおよびＣ３の立ち
上がりエツジの検出時間差に対応したデユーティサイク
ルの正負パルスを発生する位相比較器２３ａと、位相比
較器２３ａからの正負パルスを積分して制御電圧に変換
するループフィルター２３ｂと、制御電圧の大きさに対
応した周波数の信号を発生するＶ ＣＯ（Ｖｏｌｔａｇ
ｅ Ｃｏｎｔｒｏｌｅｄ ０ｓｃｉ１１ａｔｏｒ） ２
３ｃと、所定の逓倍比（あるいは分周比）に従って■Ｃ
Ｏの出力を逓倍（あるいは分周）してシフトクロツタ信
号Ｃ１を発生するプログラムカウンタ２３ｄと、を備え
、シフトクロック信号ＣＩの周波数および位相（但し、
立ち上がりエツジの位相）を、シリアルデータＳＤの周
波数および位相（但し、立ち上がりエツジの位相）に追
随させるように動作する。
このような構成において、データ回線りに送出されたコ
ンピュータ２０からのＳＤは、データ回線りに接続する
全てのデータ受信装置２２ａ〜２２ｄに入力され、例え
ばデータ受信装置２２ａのＰＬＬ回路２３およびシフト
レジスタ２４に加えられる。
ンピュータ２０からのＳＤは、データ回線りに接続する
全てのデータ受信装置２２ａ〜２２ｄに入力され、例え
ばデータ受信装置２２ａのＰＬＬ回路２３およびシフト
レジスタ２４に加えられる。
過去にＳＤ大入力なかったとすると、ＳＤと０１との間
に−ま幾らかの周波数差あるいは位相差が生じている。
に−ま幾らかの周波数差あるいは位相差が生じている。
この場合、ＰＬＬ回路２３はこれらの差を詰めるように
動作する。そして、いくつかのデータ期間を経過すると
、ＰＬＬ回路２３がプルイン状態からロック状態へと移
行し、ＣＩとＳＤの周波数および位相（但し、立ち上が
りエツジ）が−致する。ここで、上記ロック状態に至る
間でもＣ１（ＳＤに同期していない）が発生しているの
で、シフトレジスタ２４には、正しくないＣ１に従って
ＳＤが取り込まれてしまうが、ＳＤのいくつかのデータ
期間の論理状態を例えば論理０としておけば、比較回路
２６によって有効データでないこと（言い替えれば単な
るロックのためのダミーデータであること）が判定でき
、ロック状態以前における誤ったデータラッチを回避で
きる。
動作する。そして、いくつかのデータ期間を経過すると
、ＰＬＬ回路２３がプルイン状態からロック状態へと移
行し、ＣＩとＳＤの周波数および位相（但し、立ち上が
りエツジ）が−致する。ここで、上記ロック状態に至る
間でもＣ１（ＳＤに同期していない）が発生しているの
で、シフトレジスタ２４には、正しくないＣ１に従って
ＳＤが取り込まれてしまうが、ＳＤのいくつかのデータ
期間の論理状態を例えば論理０としておけば、比較回路
２６によって有効データでないこと（言い替えれば単な
るロックのためのダミーデータであること）が判定でき
、ロック状態以前における誤ったデータラッチを回避で
きる。
ＰＬＬ回路２３がロック状態に移行すると、Ｃ１は正し
くＳＤに一致し、この０１の立ち下がりタイミングでＳ
Ｄの論理をシフトレジスタ２４に取り込むことができる
。すなわち、コンピュータ２０は上記ダミーデータを送
出した後、引き続いて、有効データを示すコードや転送
先を示すコードおよび発生電圧の指示データを示すコー
ドなどを含む本来のＳＤを送出し、データ受信装置２３
ａはこのＳＤを０１に従って順次にシフトレジスタ２４
に取り込み、先頭のシフトデータ（Ｑゎ）から数ビット
分と比較データ発生回路２５からの比較データとを比較
回路２６で比較する。そして、転送コードが自己の識別
コードと一致し、且つ有効データであることを判定する
と、比較回路２６からＳＥ、が出力され、シフトレジス
タ２４内の指示データ部分をラッチ回路２８にラッチし
て、このラッチ回路２８を介して多点電圧発生装置に発
生電圧の指示データを転送する。
くＳＤに一致し、この０１の立ち下がりタイミングでＳ
Ｄの論理をシフトレジスタ２４に取り込むことができる
。すなわち、コンピュータ２０は上記ダミーデータを送
出した後、引き続いて、有効データを示すコードや転送
先を示すコードおよび発生電圧の指示データを示すコー
ドなどを含む本来のＳＤを送出し、データ受信装置２３
ａはこのＳＤを０１に従って順次にシフトレジスタ２４
に取り込み、先頭のシフトデータ（Ｑゎ）から数ビット
分と比較データ発生回路２５からの比較データとを比較
回路２６で比較する。そして、転送コードが自己の識別
コードと一致し、且つ有効データであることを判定する
と、比較回路２６からＳＥ、が出力され、シフトレジス
タ２４内の指示データ部分をラッチ回路２８にラッチし
て、このラッチ回路２８を介して多点電圧発生装置に発
生電圧の指示データを転送する。
このように、本実施例によれば、ＰＬＬ回路２３で発生
するシフトクロック信号Ｃ１に従ってＳＤを支障なくシ
フトレジスタ２４に取り込むことができるとともに、信
号発生回路をＰＬＬ構成としたので、ＳＤにノイズが含
まれた場合には、このノイズ成分をループフィルター２
３ｂの積分効果によって抑制できる特有の効果が得られ
、シフトクロック信号ＣＩの耐ノイズ性を向上して、シ
フトレジスタ２４へのデータ取り込みを正確化すること
ができる。
するシフトクロック信号Ｃ１に従ってＳＤを支障なくシ
フトレジスタ２４に取り込むことができるとともに、信
号発生回路をＰＬＬ構成としたので、ＳＤにノイズが含
まれた場合には、このノイズ成分をループフィルター２
３ｂの積分効果によって抑制できる特有の効果が得られ
、シフトクロック信号ＣＩの耐ノイズ性を向上して、シ
フトレジスタ２４へのデータ取り込みを正確化すること
ができる。
本発明によれば、信号発生回路をＰＬＬ構成としたので
、その基本構成のひとつであるループフィルターの積分
効果により、シフトクロック信号の耐ノイズ性を向上で
き、シフトレジスタへのデータ取り込みを正確化するこ
とができる。
、その基本構成のひとつであるループフィルターの積分
効果により、シフトクロック信号の耐ノイズ性を向上で
き、シフトレジスタへのデータ取り込みを正確化するこ
とができる。
第１図は本発明の原理構成図、
第２．３図は本発明に係るデータ受信装置の一実施例を
示す図であり、 第２図はそのデータ受信装置を適用するコンピュータコ
ントロールシステムの構成図、第３図はそのデータ受信
装置のブロック構成図、第４．５図は従来例を示す図で
あり、 第４図はそのブロック構成図、 第５図はそのシリアルデータおよびシフトクロック信号
の波形図である。 ２３・・・・・・ＰＬＬ回路（信号発生回路）、２４・
・・・・・シフトレジスタ。 本発明の原理構成図 第 図 シリアルデータおよびシフトクロック信号の波形図箱 図
示す図であり、 第２図はそのデータ受信装置を適用するコンピュータコ
ントロールシステムの構成図、第３図はそのデータ受信
装置のブロック構成図、第４．５図は従来例を示す図で
あり、 第４図はそのブロック構成図、 第５図はそのシリアルデータおよびシフトクロック信号
の波形図である。 ２３・・・・・・ＰＬＬ回路（信号発生回路）、２４・
・・・・・シフトレジスタ。 本発明の原理構成図 第 図 シリアルデータおよびシフトクロック信号の波形図箱 図
Claims (1)
- 【特許請求の範囲】 外部から入力するシリアルデータ列に同期したシフトク
ロック信号を生成する信号発生回路と、該シフトクロッ
ク信号に従って前記シリアルデータ列を取り込むシフト
レジスタと、を備えるデータ受信装置において、 前記信号発生回路を、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄＬｏｏｐ）構成としたことを特徴とするデータ受信装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026629A JPH03231533A (ja) | 1990-02-06 | 1990-02-06 | データ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026629A JPH03231533A (ja) | 1990-02-06 | 1990-02-06 | データ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231533A true JPH03231533A (ja) | 1991-10-15 |
Family
ID=12198746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026629A Pending JPH03231533A (ja) | 1990-02-06 | 1990-02-06 | データ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231533A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452436A (en) * | 1977-10-04 | 1979-04-25 | Fujitsu Ltd | Bit-phase synchronization system |
| JPS5781752A (en) * | 1980-11-11 | 1982-05-21 | Fujitsu Ltd | Demodulating circuit for transmission system of same direction data |
| JPS57111810A (en) * | 1980-11-18 | 1982-07-12 | Sony Corp | Digital signal processor |
| JPS63246059A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Cable Ltd | 光中継器 |
-
1990
- 1990-02-06 JP JP2026629A patent/JPH03231533A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452436A (en) * | 1977-10-04 | 1979-04-25 | Fujitsu Ltd | Bit-phase synchronization system |
| JPS5781752A (en) * | 1980-11-11 | 1982-05-21 | Fujitsu Ltd | Demodulating circuit for transmission system of same direction data |
| JPS57111810A (en) * | 1980-11-18 | 1982-07-12 | Sony Corp | Digital signal processor |
| JPS63246059A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Cable Ltd | 光中継器 |
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